时钟约束入门：create_clock命令详解

时钟，是数字电路的「心跳」。没有它，整个系统就是一盘散沙。我刚开始做时序约束那会儿，总觉得时钟约束不就是写个周期嘛，有什么难的？直到有一次，一个看似正确的约束让整个芯片在高温下频频出错……嗯，从那以后，我对时钟约束再也不敢马虎了。

今天咱们就来聊聊时钟约束的起点——create_clock命令。说白了，这个命令就是告诉工具：嘿，这里有个时钟，它的频率是多少，什么时候跳变。

先看一个最基础的例子：

create_clock -name clk -period 10 [get_ports clk]

这条命令定义了一个叫 clk 的时钟，周期是 10ns。你想想看，10ns 对应多少频率？100MHz。这个换算要烂熟于心：频率(MHz) = 1000 / 周期(ns)。

但光有周期还不够。工具怎么知道时钟的高电平有多宽？这就涉及到占空比了。

占空比：高电平时间占整个周期的比例。默认是 50%，也就是高低电平各占一半。

如果你需要非 50% 的占空比，可以这样写：

create_clock -name clk -period 10 -waveform {0 3} [get_ports clk]

这里的 {0 3} 表示：上升沿在 0ns，下降沿在 3ns。高电平持续 3ns，低电平 7ns，占空比 30%。

我个人习惯把 -waveform 理解为「两个跳变沿的时间点」。第一个是上升沿，第二个是下降沿。记住这个，就不会搞混了。

小技巧：如果你只写一个沿，比如 -waveform {2}，工具会默认上升沿在 2ns，下降沿在 2 + period/2 处。但我不建议这么写，容易引起歧义。老老实实写两个值，清晰明了。

时钟源，就是时钟信号从哪来。最常见的两种：

看两个例子：

// 时钟从端口输入
create_clock -name sys_clk -period 5 [get_ports sys_clk_in]

// 时钟由 PLL 输出
create_clock -name pll_clk -period 2.5 [get_pins u_pll/clk_out]

这里有个坑，我曾经踩过：

我曾经在某个项目中，把 PLL 输出的时钟定义在了 PLL 的输入引脚上。结果工具报了一堆时序违例，我查了整整两天才找到原因。记住：时钟定义的位置，必须是时钟信号实际产生的地方。对于 PLL，是输出引脚；对于分频器，是分频后的输出。

为什么要强调这个？因为工具会从你定义的时钟源开始，沿着路径传播时钟信息。定义错了位置，后面的所有分析都是错的。

一个设计中往往有多个时钟。你可以定义多个 create_clock：

create_clock -name clk_a -period 10 [get_ports clk_a]
create_clock -name clk_b -period 8 [get_ports clk_b]

还有一种特殊的时钟——虚拟时钟。它不绑定任何端口或引脚，只用于描述外部器件的时钟关系。

create_clock -name virt_clk -period 5

你想想看，什么时候会用虚拟时钟？比如你的芯片要和外部 DDR 通信，外部 DDR 有自己的时钟。这个时钟不在你的芯片内部，但你需要用它来做输入输出延迟约束。这时候虚拟时钟就派上用场了。

我个人习惯：虚拟时钟的名字前面加个 v_ 前缀，比如 v_ddr_clk。这样一眼就能看出哪些是虚拟时钟，避免混淆。

命名看似小事，但好的命名能让你少掉不少头发。我见过有人用 clk1、clk2 这种名字，结果查约束的时候根本分不清哪个是哪个。

我的建议：

怎么选？看团队习惯。只要保持一致，就是好命名。

下面这张图，把时钟约束的核心逻辑串起来了：

最后，分享几个我这些年攒下来的经验：

一句话总结：create_clock 是时序约束的起点。周期、占空比、时钟源，这三个要素搞清楚了，后面的路就好走了。

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