01
时钟域概述
什么是时钟域，为什么需要多时钟域，单时钟域与多时钟域的对比。
基础概念
02
亚稳态的本质
建立时间与保持时间，亚稳态的产生机理，MTBF概念。
时序可靠性
03
同步器基础
双级触发器同步器原理，同步器的建立时间约束，MTBF计算。
同步器MTBF
04
多级同步器
三级及以上同步器，同步器链的优化，高速时钟域应用。
链式优化
05
控制信号同步
单比特控制信号同步，边沿检测同步器，脉冲同步器。
控制边沿
06
数据总线同步
多比特数据同步挑战，握手协议同步，异步FIFO简介。
总线FIFO
07
握手协议详解
请求-确认握手，四相/两相协议，握手协议性能分析。
握手协议
08
异步FIFO架构
基本结构，读写指针与空满标志，格雷码编码。
FIFO指针
09
格雷码设计
格雷码与二进制转换，异步FIFO优势，同步陷阱。
编码陷阱
10
异步FIFO深度计算
深度计算公式，影响因素，实际案例分析。
计算案例
11
状态机基础
Moore机与Mealy机，状态编码（二进制/格雷/独热），设计流程。
FSM编码
12
单时钟域状态机设计
典型FSM设计方法，状态转移图，Verilog实现模板。
设计Verilog
13
多时钟域状态机挑战
跨时钟域状态转移问题，状态不一致风险，设计约束。
挑战约束
14
双时钟域状态机架构
输入同步+单时钟FSM，双时钟FSM，分布式FSM架构。
架构双时钟
15
输入同步策略
所有输入先同步到目标时钟域，同步器选择，延迟与吞吐量权衡。
同步策略
16
状态同步策略
状态向量同步到另一时钟域，状态编码影响，独热码同步技巧。
状态独热码
17
使能信号同步
状态机使能信号跨时钟域传递，门控时钟与使能，使能同步器设计。
使能门控
18
多比特状态同步
状态向量格雷码编码，握手同步，异步FIFO同步。
多比特FIFO
19
分布式状态机设计
主从状态机架构，状态机分割原则，通信协议设计。
分布式主从
20
状态机性能优化
流水线状态机，并行状态机，状态机重定时。
优化流水线
21
低功耗多时钟状态机
时钟门控技术，状态编码优化，动态电压频率调整。
低功耗DVFS
22
可测试性设计
扫描链插入，测试模式时钟域处理，BIST设计。
DFTBIST
23
形式化验证
模型检查基础，状态机不变量，跨时钟域断言。
验证断言
24
仿真验证策略
多时钟域仿真挑战，时钟域对齐，覆盖率驱动验证。
仿真覆盖率
25
常见设计错误
漏同步、同步器级数不足、组合逻辑跨时钟域、异步复位同步释放错误。
错误陷阱
26
案例分析一：UART接收器
多时钟域状态机设计，从规格到实现。
UART案例
27
案例分析二：以太网MAC
时钟域划分与状态机设计。
以太网MAC
28
案例分析三：DDR控制器
多时钟域状态机设计。
DDR控制器
29
案例分析四：AI加速器
多时钟域状态机设计。
AI加速器
30
课程总结与进阶
设计方法论总结，片上网络(NoC)时钟域设计，未来趋势。
总结NoC