01
PLL基础概念
什么是锁相环、PLL在数字电路中的作用、基本组成（鉴相器、环路滤波器、压控振荡器）
基础概念
02
PLL工作原理
相位锁定过程、频率合成原理、反馈分频器的作用
原理反馈
03
Verilog中的PLL实例化
厂商原语调用（Altera altpll、Xilinx MMCM）、参数配置详解
原语实例化
04
PLL输出时钟配置
倍频、分频、相位偏移、占空比调整
配置时钟
05
PLL锁定指示与复位
locked信号处理、areset/pllena控制、上电时序要求
复位锁定
06
多时钟域设计基础
跨时钟域同步、亚稳态问题、单比特同步器
跨时钟域亚稳态
07
PLL时钟网络与全局时钟
时钟树综合、全局时钟资源、时钟使能
时钟树全局
08
PLL动态重配置
动态改变倍频/分频系数、动态相位调整、应用场景
动态重配置
09
PLL仿真与验证
行为级模型、仿真时序参数、锁定时间仿真
仿真验证
10
PLL噪声与抖动
时钟抖动分类、相位噪声、对系统的影响
噪声抖动
11
低抖动PLL设计技巧
电源去耦、布局布线、时钟缓冲
低抖动布局
12
PLL功耗管理
动态频率调节、时钟门控、低功耗模式
功耗门控
13
PLL测试与调试
锁定检测、频率测量、故障排查
测试调试
14
PLL在FPGA中的应用
SDRAM接口时钟、高速串行收发器时钟、ADC/DAC采样时钟
FPGA接口
15
PLL在ASIC中的应用
片上时钟生成、频率综合、时钟分配网络
ASIC时钟
16
PLL选型指南
输出频率范围、抖动指标、锁定时间、功耗
选型指标
17
PLL IP核定制
使用厂商工具生成PLL、参数化配置、输出文件解读
IP核定制
18
PLL时钟域划分
多PLL协同、时钟域交叉、异步FIFO
时钟域FIFO
19
PLL相位对齐
动态相位调整、眼图优化、时序收敛
相位眼图
20
PLL级联设计
多级PLL串联、频率扩展、抖动累积
级联抖动
21
PLL失效模式
失锁、频率漂移、电源噪声耦合
失效可靠性
22
PLL可靠性设计
冗余PLL、自动切换、故障检测
冗余可靠性
23
PLL EMI/EMC考虑
扩频时钟、谐波抑制、屏蔽设计
EMI屏蔽
24
PLL片上测试电路
BIST、频率计数器、锁定监视器
BIST测试
25
PLL建模与仿真
Verilog-A模型、Matlab建模、系统级仿真
建模Matlab
26
PLL布局布线指南
模拟与数字隔离、敏感节点保护、衬底噪声
布局隔离
27
PLL工艺移植
不同工艺节点差异、模型更新、重新验证
工艺移植
28
PLL文档与报告
数据手册编写、测试报告、应用笔记
文档报告
29
PLL调试工具
示波器测量、频谱分析、眼图仪
调试仪器
30
PLL设计项目实战
从需求分析到流片/部署的全流程案例
实战全流程