01
PLL基础概念
锁相环定义 · PFD/CP/LF/VCO/Divider · 锁定过程
核心入门
02
PLL性能指标
锁定时间 · 相位噪声 · 抖动 · 频率范围 · 功耗 · 面积
指标系统
03
鉴频鉴相器PFD设计
工作原理 · 死区消除 · 电路实现
PFD电路
04
电荷泵CP设计
工作原理 · 电流失配 · 噪声优化
CP模拟
05
环路滤波器LF设计
无源/有源 · 环路带宽 · 相位裕度 · 阶数选择
滤波器稳定性
06
压控振荡器VCO设计
环形/LC · 调谐范围 · 相位噪声模型
VCO高频
07
分频器Divider设计
整数/小数分频 · MMD · 功耗优化
分频数字
08
PLL系统建模与仿真
线性/非线性模型 · Simulink/Verilog-A · 系统仿真
建模仿真
09
PLL相位噪声分析
相位噪声定义 · 各模块贡献 · 仿真与测试
噪声jitter
10
PLL抖动分析
随机/确定性抖动 · 抖动与相位噪声 · 预算分配
抖动时序
11
锁定时间与频率切换
影响因素 · 快速锁定 · 频率切换策略
锁定动态
12
PLL稳定性分析
开环传递函数 · 相位/增益裕度 · 补偿方法
稳定性控制
13
参考杂散与电源噪声抑制
杂散机制 · PSRR · 去耦技术
杂散电源
14
整数N PLL设计实例
架构选择 · 参数计算 · 电路实现与仿真
整数N实例
15
小数N PLL设计实例
Sigma-Delta · 小数杂散 · 动态元件匹配DEM
小数NΣΔ
16
PLL版图设计
布局规划 · 匹配 · 屏蔽隔离 · ESD
版图物理
17
PLL测试与验证
测试方案 · ATE · 特性化测试 · 良率
测试量产
18
低功耗PLL设计
功耗来源 · 亚阈值 · DVFS
低功耗DVFS
19
低抖动PLL设计
抖动源 · 电源/衬底噪声优化
低抖动噪声
20
宽带PLL设计
宽带VCO · 宽带LF · 频率校准
宽带校准
21
工艺角与温度补偿
工艺角 · 温度补偿 · Trim技术
PVT修调
22
启动与锁定检测
启动序列 · 锁定检测 · 失锁恢复
启动检测
23
多相PLL与时钟分配
多相时钟 · 时钟树 · Skew控制
多相时钟树
24
电磁兼容EMC设计
EMI来源 · 屏蔽 · 布局布线优化
EMC屏蔽
25
可靠性设计
老化 · 热载流子 · 电迁移 · 可靠性仿真
可靠性老化
26
PLL在SerDes中的应用
CDR · 带宽与数据率匹配 · 抖动容限
SerDesCDR
27
PLL在射频RF中的应用
频率合成 · 调制解调 · 本振信号
RF无线
28
PLL在数字SoC中的应用
片上时钟 · 动态频率调节 · 多时钟域
SoC数字
29
先进PLL架构
注入锁定 · ADPLL · TDC
先进ADPLL
30
PLL设计项目实战
规格定义到流片 · 设计文档 · 评审要点
实战全流程