01
PLL基础回顾
锁相环的基本架构（PFD、CP、LF、VCO、Divider）与工作原理
架构原理
02
环路参数计算
带宽、相位裕度、锁定时间与环路滤波器参数的关系
带宽锁定时间
03
分频器设计（一）
整数分频器的RTL实现（计数器法、双模预分频）
整数分频双模
04
分频器设计（二）
小数分频器的RTL实现（累加器法、Sigma-Delta调制）
小数分频Σ-Δ
05
相位频率检测器（PFD）设计
PFD的RTL实现与死区消除技术
PFD死区消除
06
电荷泵（CP）建模
理想电荷泵的RTL行为模型与非线性效应
CP行为模型
07
压控振荡器（VCO）建模
VCO的RTL行为模型（相位域模型）
VCO相位域
08
环路滤波器（LF）建模
模拟环路滤波器的数字等效与RTL实现
LF数字等效
09
锁定检测器设计
频率锁定与相位锁定检测的RTL实现
锁定检测状态机
10
时钟抖动与相位噪声
抖动分类（随机抖动、确定性抖动）与RTL建模
抖动相位噪声
11
时钟分相与多相输出
多相时钟生成与相位插值器的RTL设计
多相插值器
12
时钟门控与使能
基于PLL的时钟门控策略与RTL实现
门控使能
13
时钟切换（Glitch-free Mux）
无毛刺时钟切换电路的RTL设计
无毛刺切换
14
复位同步与时钟域同步
异步复位同步释放与多比特CDC处理
CDC复位同步
15
动态频率切换
PLL动态重配置与频率切换的RTL控制逻辑
动态配置切换
16
低功耗PLL设计
门控时钟、动态电压频率调整（DVFS）的RTL支持
低功耗DVFS
17
可测试性设计（DFT）
PLL的BIST（内建自测试）与扫描链集成
DFTBIST
18
仿真验证策略
PLL行为级模型与RTL的混合仿真方法
混合仿真验证
19
时序约束与分析
PLL输出时钟的时序约束（set_clock_groups、set_false_path）
时序约束SDC
20
物理设计考量
PLL布局、供电滤波与数字后端的交互
布局供电
21
多PLL系统设计
多PLL同步、参考时钟分配与串扰避免
多PLL同步
22
扩频时钟（SSC）设计
扩频时钟的RTL调制原理与实现
SSC调制
23
延迟锁定环（DLL）基础
DLL与PLL的区别及DLL的RTL建模
DLL建模
24
全数字PLL（ADPLL）入门
ADPLL架构与数字控制振荡器（DCO）建模
ADPLLDCO
25
时间数字转换器（TDC）设计
TDC的RTL实现（抽头延迟线法）
TDC抽头延迟线
26
数字环路滤波器（DLF）设计
比例积分（PI）控制器的RTL实现
DLFPI控制器
27
ADPLL锁定算法
频率捕获与相位跟踪的RTL状态机设计
锁定算法状态机
28
时钟数据恢复（CDR）基础
CDR架构与PLL的关系
CDR架构
29
基于PLL的CDR设计
Bang-Bang CDR的RTL实现
Bang-BangCDR
30
项目实战：CGU设计
基于PLL的时钟生成单元（CGU）的RTL设计与验证
CGU项目实战