01
PLL概述
什么是锁相环 · 芯片中的角色 · PD/CP/LF/VCO/DIV
基础架构
02
PLL核心指标
频率范围 · 锁定时间 · 相位噪声 · 抖动 · 功耗面积
性能设计目标
03
鉴频鉴相器(PFD)
工作原理 · 死区消除 · 线性模型
模块PFD
04
电荷泵(CP)设计
电荷泵拓扑 · 电流匹配 · 失配影响
模块CP
05
环路滤波器(LF)设计
无源/有源 · 二阶三阶 · 零极点配置
模块滤波器
06
压控振荡器(VCO)
LC-VCO · 环形VCO · 调谐范围 · 相位噪声优化
模块VCO
07
分频器(DIV)设计
整数/小数分频 · MMD · Σ-Δ调制器
模块分频
08
PLL系统建模
线性时不变模型 · 传输函数 · 闭环特性
系统建模
09
PLL稳定性分析
相位裕度 · 增益裕度 · 环路带宽准则
分析稳定性
10
PLL相位噪声建模
噪声源 · 各模块贡献 · 总相位噪声计算
噪声建模
11
PLL抖动分析
随机/确定性抖动 · 与相位噪声关系 · 峰峰值RMS
抖动时域
12
PLL锁定时间
定义 · 影响因素 · 快速锁定技术
性能锁定
13
整数N PLL设计
整数N架构 · 频率分辨率 · 参考杂散抑制
架构整数N
14
小数N PLL设计
小数N架构 · 量化噪声 · Σ-Δ噪声整形
架构小数N
15
分数分频PLL
分数分频原理 · 分数杂散 · 数字补偿
进阶分数
16
数字PLL(ADPLL)基础
数字PLL架构 · TDC · 数字环路滤波器
数字ADPLL
17
ADPLL设计要点
TDC分辨率 · DCO · 数字相位检测
数字设计
18
PLL参考杂散
杂散来源 · 抑制技术 · 布局布线影响
杂散抑制
19
PLL电源噪声抑制
电源耦合路径 · LDO · PSRR优化
电源抗扰
20
PLL版图设计
关键模块布局 · 屏蔽隔离 · 衬底噪声抑制
版图物理
21
PLL仿真方法
瞬态仿真 · PSS/PAC · 相位噪声仿真设置
仿真验证
22
PLL测试与验证
测试方案 · 关键参数测量 · ATE测试
测试量产
23
多相PLL
多相时钟产生 · 相位插值器 · 应用
多相时钟
24
时钟树与PLL协同
时钟树综合 · 时钟偏斜 · PLL接口
协同时钟树
25
低功耗PLL设计
低功耗架构 · 亚阈值 · DVFS
低功耗DVFS
26
低抖动PLL设计
抖动预算 · 低噪声VCO · 电源滤波
低抖动优化
27
PLL在SerDes中的应用
时钟数据恢复(CDR) · 抖动容限
SerDesCDR
28
PLL在射频收发机中
本振产生 · 正交信号 · I/Q校准
射频收发机
29
PLL设计流程
规格到流片 · 检查清单 · 常见错误
流程工程
30
PLL前沿技术
注入锁定 · 全数字PLL · 机器学习应用
前沿创新