第四章 PLL类型详解：整数分频PLL、小数分频PLL、数字PLL（ADPLL）、全数字PLL（All-Digital PLL）
好，咱们今天来聊聊PLL的几种主流类型。说实话，我刚入行那会儿，看到这么多PLL分类，头都大了。什么整数分频、小数分频，还有数字的、全数字的……感觉像在看天书。但做久了你会发现，每种PLL都有它自己的脾气和适用场景。今天我就把这几类PLL掰开了揉碎了讲给你听。
4.1 整数分频PLL（Integer-N PLL）
整数分频PLL，这是最经典、最基础的结构。说白了，它的反馈分频器只能除以整数。比如你参考时钟是100MHz，想要输出2.4GHz，那分频比就是24。简单粗暴，对吧？
核心结构：
- 鉴频鉴相器（PFD）+ 电荷泵（CP）
- 环路滤波器（LF）—— 通常是无源RC
- 压控振荡器（VCO）
- 整数分频器（÷N）
优点：
- 结构简单，设计成熟
- 相位噪声性能优秀
- 没有小数杂散问题
缺点：
- 频率分辨率受限于参考时钟
- 要改变输出频率，得换参考或者改分频比
- 环路带宽和参考频率之间需要权衡
个人经验：我在一个WiFi项目里用过整数分频PLL。当时要求输出2.4~2.48GHz，步进1MHz。参考时钟用的是40MHz，分频比从60到62。嗯，这里要注意，整数分频PLL的环路带宽一般建议小于参考频率的1/10，否则会有参考杂散问题。我吃过这个亏，第一次流片回来，频谱上全是参考杂散，后来把环路带宽从4MHz降到2MHz才搞定。
避坑指南：我曾经在整数分频PLL设计中忽略了电荷泵电流匹配问题。结果导致锁定时间变长，相位噪声恶化。后来我养成了习惯，每次设计都会仔细检查电荷泵的上下电流匹配，误差控制在1%以内。
4.2 小数分频PLL（Fractional-N PLL）
小数分频PLL的出现，解决了整数分频PLL频率分辨率不够的问题。它通过Σ-Δ调制器（Sigma-Delta Modulator）来动态改变分频比，实现平均意义上的小数分频。
举个例子，你想要输出2.401GHz，参考时钟100MHz。整数分频比是24.01。小数分频PLL会在一段时间内，让分频比在24和25之间切换，平均下来就是24.01。
核心结构：
- PFD + 电荷泵
- 环路滤波器
- VCO
- 多模分频器（MMD）
- Σ-Δ调制器（控制分频比切换）
优点：
- 频率分辨率极高，可以做到任意频率
- 环路带宽可以做得更宽，锁定时间更快
- 参考频率可以更高，有利于降低带内噪声
缺点：
- 有小数杂散（Fractional Spurs）问题
- Σ-Δ调制器会引入量化噪声
- 设计复杂度高
注意事项：小数杂散是小数分频PLL的“天敌”。我曾经在一个通信芯片里，因为小数杂散太大，导致接收机灵敏度下降了3dB。后来通过优化Σ-Δ调制器的阶数和抖动（Dithering）技术，才把杂散压下去。记住，高阶Σ-Δ调制器虽然噪声整形效果好，但稳定性也更难保证。
小数杂散抑制技巧：
- 使用高阶Σ-Δ调制器（3阶或4阶）
- 加入随机抖动（Random Dithering）
- 优化电荷泵线性度
- 环路滤波器增加陷波（Notch）
4.3 数字PLL（ADPLL）
数字PLL，也叫ADPLL（All-Digital PLL的简称，但这里特指混合信号结构）。它把部分模拟模块数字化了，比如用数字环路滤波器代替模拟RC滤波器。但VCO还是模拟的。
你想想看，为什么要有ADPLL？因为模拟PLL对工艺、电压、温度（PVT）太敏感了。数字电路就没这问题，可移植性好，调试也方便。
核心结构：
- 时间数字转换器（TDC）—— 代替PFD
- 数字环路滤波器（DLF）
- 数控振荡器（DCO）—— 还是模拟VCO，但用数字控制
- 分频器
优点：
- 工艺可移植性好
- 环路滤波器参数可编程
- 面积小，功耗低
- 没有电荷泵匹配问题
缺点：
- TDC的分辨率限制相位噪声
- 量化噪声需要仔细处理
- 锁定时间可能比模拟PLL长
个人经验：我在一个28nm工艺的项目里用了ADPLL。说实话，刚开始调TDC的时候，我差点崩溃。TDC的分辨率直接决定了带内噪声。我用的TDC是延迟链结构，分辨率大约10ps。后来发现不够，又加了时间放大器（Time Amplifier），把分辨率提升到2ps左右。嗯，这里要注意，TDC的线性度比分辨率更重要。
4.4 全数字PLL（All-Digital PLL）
全数字PLL，这才是真正的“全数字”。从PFD到VCO，全部用数字电路实现。DCO用的是数字控制的环形振荡器或LC振荡器，但控制字是数字的。
说白了，全数字PLL就是把整个PLL都搬到了数字域。这在先进工艺（比如7nm、5nm）下特别有优势，因为模拟电路在先进工艺下越来越难做。
核心结构：
- 数字PFD（或TDC）
- 数字环路滤波器
- 数字DCO（全数字控制）
- 数字分频器
- 数字校准模块
优点：
- 完全可综合，设计自动化程度高
- 零工艺依赖性
- 可移植性极强
- 支持高级校准算法
缺点：
- DCO的相位噪声通常比模拟VCO差
- 功耗可能更高
- 需要复杂的数字校准
避坑指南：我曾经在全数字PLL项目里，DCO的量化步长设计得太粗了。结果导致输出频率的抖动很大，根本没法用。后来我用了Σ-Δ调制器对DCO控制字进行抖动，等效提高了分辨率。记住，DCO的量化步长要小于目标频率分辨率的1/2。
4.5 四种PLL类型对比
| 特性 | 整数分频PLL | 小数分频PLL | 数字PLL（ADPLL） | 全数字PLL |
|---|---|---|---|---|
| 频率分辨率 | 低（受限于参考） | 高 | 高 | 高 |
| 相位噪声 | 优秀 | 良好（有杂散） | 良好 | 中等 |
| 锁定时间 | 慢 | 快 | 中等 | 中等 |
| 工艺可移植性 | 差 | 差 | 好 | 极好 |
| 设计复杂度 | 低 | 高 | 中等 | 高 |
| 典型应用 | 低频、低噪声 | 无线通信 | SoC时钟 | 先进工艺SoC |
4.6 知识体系结构图
这张图把四种PLL的核心特点都串起来了。你仔细看看，整数分频PLL适合低频低噪声场景，小数分频PLL在无线通信里用得最多，ADPLL和全数字PLL则是先进工艺下的趋势。
我个人建议，如果你是新手，先从整数分频PLL入手，把基础打牢。等你把环路稳定性、相位噪声这些概念吃透了，再去看小数分频和数字PLL。别一上来就搞全数字，容易翻车。
好了，这一章的内容就到这儿。记住，PLL类型没有的好坏，只有合不合适。选型的时候，多想想你的应用场景、工艺节点和性能要求。