第三章 PLL应用场景：时钟生成、时钟恢复、频率合成、调制解调
好，咱们直接进入正题。PLL这东西，说白了就是个“频率魔术师”。你给它一个稳定的参考时钟，它能变出各种你想要的频率。但具体怎么用，用在哪儿，这里头门道可不少。我做了十几年时钟设计，见过太多把PLL当万能药，结果板子调不通的案例。
今天我就把这四个最核心的应用场景，掰开了揉碎了讲给你听。
3.1 时钟生成：最基础，也最容易翻车
时钟生成是PLL最本职的工作。比如你板子上只有一个25MHz的晶振，但FPGA需要200MHz，DDR需要400MHz，SerDes需要1.25GHz。怎么办？用PLL倍频。
但这里有个坑——抖动。
核心要点：PLL生成的时钟，抖动一定比输入时钟大。这是物理规律，逃不掉的。
我记得有一次，一个项目里用了某款PLL芯片给ADC提供采样时钟。规格书上写的RMS抖动是1ps，看着挺漂亮。结果板子调出来，ADC的信噪比死活差了3个dB。查了三天，最后发现是PLL的电源纹波太大，导致抖动飙到了5ps。
所以我的习惯是：
- 先看抖动预算：你的系统能容忍多少抖动？比如100MHz时钟，1ps RMS抖动对大多数数字逻辑没问题，但对高速ADC可能就是灾难。
- 电源必须干净：PLL对电源噪声极其敏感。我建议用LDO单独供电，别跟数字电路共用电源。
- 环路带宽要选对：带宽太宽，高频噪声滤不掉；带宽太窄，锁定时间太长。一般取参考时钟频率的1/10到1/20。
小技巧：如果你需要极低抖动的时钟，可以考虑用晶体振荡器+PLL的组合。晶体提供低相噪的参考，PLL负责倍频。但注意，PLL的相位噪声在近端（offset 1kHz以内）主要由参考决定，远端（offset 1MHz以上）主要由VCO决定。
3.2 时钟恢复：从数据里“抠”出时钟
这个场景在高速串行通信里最常见。比如PCIe、SATA、USB 3.0，这些接口都是把时钟嵌在数据流里的。接收端必须用PLL把时钟恢复出来。
为什么不能单独传一根时钟线？因为高速信号对时钟和数据的skew要求太苛刻了。你想想看，10Gbps的信号，一个UI才100ps。如果时钟和数据分别走两根线，PCB上的延时差就能让你崩溃。
时钟恢复PLL（CDR）跟普通PLL最大的区别是：它没有参考时钟。它靠的是数据边沿的跳变来锁定相位。
我曾经遇到过一个很头疼的问题。某款SerDes芯片，在跑8Gbps时眼图总是闭合的。查来查去，发现是CDR的环路带宽设得太宽了。数据流里有一段连续的“0”，没有边沿跳变，PLL就失锁了。等数据重新跳变时，PLL需要重新锁定，这段时间里采到的数据全是错的。
避坑指南：我曾经因为没注意CDR的“最长连续相同位”参数，导致整批板子返工。记住，CDR的环路带宽必须小于数据流中可能出现的最大连续相同位对应的频率。否则，数据一停，PLL就飘。
设计CDR时，有几个关键参数要盯死：
- 锁定时间：从数据开始到PLL锁定，一般要求小于1μs。
- 抖动容限：PLL能容忍输入数据上多大的抖动而不失锁。
- 抖动传递：PLL会把输入抖动传递多少到恢复出的时钟上。
3.3 频率合成：想要什么频率，自己“拼”
频率合成比单纯的时钟生成更灵活。它不仅能倍频，还能分频、调频。比如你需要一个187.5MHz的时钟，但晶振只有25MHz。用整数PLL只能得到25×N，N是整数，很难正好187.5。这时候就需要分数PLL。
分数PLL的原理，说白了就是让分频比在N和N+1之间来回跳。比如你想要187.5MHz，参考是25MHz，分频比就是7.5。那PLL就一会儿除以7，一会儿除以8，平均下来就是7.5。
但这么做的代价是——小数杂散。
我记得有个项目，用分数PLL生成一个900MHz的时钟给射频芯片。频谱仪上一看，在900MHz旁边多了好几根毛刺。查了半天，是分数PLL的Δ-Σ调制器产生的量化噪声，落在了环路带宽内，没滤干净。
经验之谈：分数PLL的小数杂散，位置是可以算出来的。公式是：f_spur = |N × f_ref - f_out|。比如N=7.5，f_ref=25MHz，f_out=187.5MHz，那杂散就在187.5MHz ± 25MHz/2 = 175MHz和200MHz处。设计时一定要避开这些频率。
频率合成器的另一个重要指标是频率分辨率。整数PLL的分辨率等于参考频率，分数PLL可以做到非常精细，比如1Hz甚至更小。但分辨率越高，锁定时间越长，这是个trade-off。
3.4 调制解调：PLL也能当“调频器”
这个场景可能接触的人少一些。PLL其实可以用来做频率调制（FM）和频率解调（FMD）。
怎么做调制？很简单。把调制信号加到VCO的控制电压上。VCO的输出频率就会跟着调制信号变化。这就是一个FM调制器。
怎么做解调？反过来。把FM信号输入到PLL，PLL的误差信号（或者环路滤波器的输出）就是解调出来的基带信号。
我当年做过一个无线麦克风的项目，就是用PLL做FM调制。发射频率是100MHz，调制信号是音频（20Hz-20kHz）。PLL的环路带宽要设得比音频带宽窄，这样音频信号才能顺利调制到VCO上，而不会被环路“纠正”掉。
设计要点：用PLL做调制时，环路带宽是关键。如果带宽太宽，调制信号会被环路抑制；如果带宽太窄，PLL锁定时间太长，频率会漂。一般取调制信号最高频率的1/5到1/10。
解调时正好相反。环路带宽要设得比调制信号带宽宽，这样PLL才能跟踪上频率变化。误差信号里就包含了调制信息。
不过说实话，现在专门的调制解调芯片已经很成熟了。用PLL做调制解调，更多是在一些特殊场景，比如需要极低功耗、或者需要集成到SoC里的时候。
3.5 一张图看懂四个场景
下面这张图，是我自己画的。它把四个场景的核心逻辑串起来了。你仔细看看，会发现它们其实都是PLL的同一个基本结构，只是反馈路径和输入信号的处理方式不同。
你看，四个场景的输入输出完全不同，但核心都是那个PLL。区别在于：
- 时钟生成：输入是干净时钟，输出是干净时钟，只是频率变了。
- 时钟恢复：输入是带噪声的数据，输出是恢复出的时钟。
- 频率合成：输入是参考，输出是任意频率，可能带小数杂散。
- 调制解调：输入是调制信号，输出是已调信号，或者反过来。
嗯，这四个场景，你只要吃透了，PLL设计这块就算入门了。下次遇到具体项目，先问自己三个问题：
- 我需要什么频率？
- 我能容忍多少抖动？
- 我的输入信号是什么？
想清楚这三点，选型、设计、调试，心里就有底了。