一、PDN基础概念：什么是PDN，为什么在先进封装中PDN设计如此重要，PDN设计的基本目标
各位同学，咱们今天聊点实在的。
PDN，全称叫Power Delivery Network，中文叫供电网络。说白了，就是从电源芯片（VRM）一直到芯片内部晶体管的那一整条“送电通路”。你想想看，芯片要工作，得先有电吧？这个电怎么从板子上稳稳当当送到芯片里，就是PDN要干的事。
我刚开始做封装设计那会儿，总觉得PDN不就是铺几层铜皮、打几个过孔嘛，有什么难的？直到有一次项目，芯片在高速运行时突然掉电重启，查了整整两周才发现是PDN的直流压降超标了。嗯，从那以后，我再也不敢小看PDN了。
1.1 什么是PDN？
PDN包含从电源源端到负载端的所有互连结构。在先进封装里，它包括：
- 电源/地平面：封装基板上的铜皮层，负责传输电流
- 过孔（Via）：连接不同层的垂直通道
- 焊球/凸点（Bump）：芯片与基板之间的电气连接
- 去耦电容（Decap）：储能的“小水库”，应对瞬态电流需求
- RDL（再分布层）：在芯片或中介层上重新分配电源走线
我习惯把PDN比作城市的供水系统。电源芯片是水厂，去耦电容是楼顶的水箱，走线和过孔就是水管。你想想看，如果水管太细、水箱太小，高峰期用水时水压就会不稳——芯片也是这个道理。
核心要点：PDN设计的本质，就是在有限的空间和成本约束下，为芯片提供稳定、干净、充足的电源。
1.2 为什么在先进封装中PDN设计如此重要？
这个问题，我分三点来讲。
1.2.1 电流越来越大，电压越来越低
先进工艺节点下，芯片的核心电压已经降到0.7V甚至更低。而功耗却在持续攀升——一块AI芯片的峰值电流可能超过500A。你算算看，0.7V下500A的电流，IR压降哪怕只有10mV，功耗损失就超过5W。更关键的是，电压余量本来就小，10mV的压降可能直接导致芯片逻辑出错。
我在一个2.5D封装项目中遇到过这种情况：HBM（高带宽存储器）和逻辑芯片通过硅中介层互联，PDN走线长度增加了将近3倍，直流压降比预期高了15%。最后不得不重新设计电源走线拓扑，把关键路径的铜厚增加了30%。
1.2.2 瞬态响应要求越来越高
芯片的工作频率越来越高，负载电流的变化速率（di/dt）也越来越快。现代处理器可以在几纳秒内从低功耗模式切换到满载模式，电流变化幅度可能超过100A。
这时候，PDN的交流阻抗就变得至关重要。如果PDN的阻抗过高，电流突变时就会产生电压波动（ΔV = L × di/dt）。这个波动如果超过芯片的容忍范围，轻则时序违规，重则功能失效。
我的经验：在先进封装设计中，PDN的目标阻抗通常要控制在1mΩ以下。对于高频应用，甚至需要做到0.5mΩ。这个数字比你想象的要难实现得多。
1.2.3 三维堆叠带来的挑战
先进封装（比如3D IC、2.5D中介层）把多个芯片堆叠在一起，PDN的路径变得更长、更复杂。你想想看，一个芯片在最底层，电源要从封装基板穿过硅中介层、微凸点、TSV（硅通孔）才能到达顶层芯片。每一层都会引入额外的电阻和电感。
我记得有个3D NAND的项目，顶层控制器的电源需要通过8层TSV才能到达，每层TSV的电阻虽然只有几毫欧，但加起来就相当可观了。最后我们不得不增加TSV的数量来降低总电阻。
1.3 PDN设计的基本目标
PDN设计的目标，说白了就三个字：稳、净、够。
| 目标 | 英文术语 | 具体含义 | 典型指标 |
|---|---|---|---|
| 稳 | Stable Voltage | 电压波动在允许范围内 | ±5%以内（视工艺而定） |
| 净 | Clean Power | 电源噪声（纹波、毛刺）足够小 | 纹波<10mVpp |
| 够 | Sufficient Current | 能提供芯片所需的全部电流 | IR压降<3% VDD |
1.3.1 目标一：稳——电压波动要小
这个“稳”包含两个方面：
- 直流稳定性：IR压降不能太大。我一般要求直流压降不超过电源电压的3%。对于0.8V的电源，就是24mV。
- 交流稳定性：瞬态电压波动（ΔV）要控制在芯片允许的范围内。这取决于PDN的阻抗曲线。
1.3.2 目标二：净——电源噪声要低
电源噪声主要来自两个方面：
- 开关噪声：芯片内部晶体管开关时产生的电流尖峰
- 谐振噪声：PDN本身的LC谐振引起的电压振荡
我习惯在PDN设计初期就做阻抗仿真，确保在目标频率范围内（通常是DC到几GHz）阻抗都低于目标值。如果发现谐振峰，就通过调整去耦电容的布局和容值来抑制。
注意：去耦电容不是越多越好。电容太多会增加成本，还可能引入反谐振点。我见过一个项目，工程师在封装上放了200多颗电容，结果反谐振点刚好落在芯片的工作频率上，噪声反而更大了。
1.3.3 目标三：够——电流供应要充足
这个“够”包含：
- 静态电流：PDN的直流电阻（DCR）要足够低，确保在最大负载下压降不超标
- 动态电流：PDN的交流阻抗要足够低，确保在电流突变时电压不掉
我常用的一个经验公式：PDN的直流电阻R_DCR ≤ (VDD × 3%) / I_max。比如VDD=0.8V，I_max=200A，那么R_DCR ≤ 0.12mΩ。这个值在先进封装中并不容易实现，往往需要多层电源平面并联、大量过孔并联才能做到。
1.4 PDN设计的核心逻辑
下面这张图是我自己总结的PDN设计核心逻辑，你一看就明白了：
这张图表达的意思很直白：三个目标不是孤立的，它们最终汇聚成一个核心——为芯片提供稳定、干净、充足的电源。你设计PDN时，要同时考虑这三个维度，缺一不可。
1.5 避坑指南
最后，分享几个我踩过的坑：
坑一：我曾经在一个项目中，只关注了直流压降，忽略了交流阻抗。结果芯片在满载切换时电压掉了80mV，直接导致系统复位。从那以后，我每次做PDN设计都会同时做DC和AC仿真。
坑二：去耦电容不是越多越好。我见过有人把封装上所有空余位置都塞满电容，结果反谐振点刚好落在工作频率上。正确的做法是先做阻抗仿真，找到谐振点，再有针对性地选择电容。
坑三：过孔的电感效应容易被忽略。在先进封装中，一个过孔的寄生电感可能在10pH到100pH之间。高频下，这个电感会显著增加PDN的阻抗。我建议在关键路径上使用多个过孔并联，可以有效降低等效电感。
好了，这一章的内容就到这里。PDN的基础概念你掌握了，后面我们就要开始讲具体的设计方法了。