4、电源与去耦设计：收发器电源轨与噪声控制
各位硬件工程师，大家好。今天我们聊一个“看不见但摸得着”的话题——电源与去耦设计。
做高速收发器，说白了就是在跟噪声赛跑。你布局布线再漂亮，时钟再干净，电源一塌糊涂，那一切都白搭。我个人习惯，拿到一个新项目，第一件事不是看逻辑代码，而是先看电源树。为什么？因为电源是高速信号的“血液”。
4.1 收发器电源轨：AVCC、AVTT、VCCINT 都是什么？
收发器内部有多个电源域，每个域负责不同的功能。搞混了，轻则性能下降，重则芯片罢工。我见过有人把AVCC和VCCINT接在一起，结果收发器眼图直接闭了。
下面这张表，是我自己总结的，你直接拿去用：
| 电源轨 | 典型电压 | 供电对象 | 噪声敏感度 |
|---|---|---|---|
| AVCC | 1.0V / 1.2V | 收发器模拟电路（PLL、CDR、SerDes 核心） | 极高 |
| AVTT | 1.2V / 1.5V | 收发器终端匹配、输出驱动器 | 高 |
| VCCINT | 0.85V / 0.9V | FPGA 内部逻辑（LUT、BRAM、DSP） | 中等 |
| VCCAUX | 1.8V / 2.5V | 辅助逻辑、配置电路 | 低 |
| MGTAVCC | 1.0V | GTH/GTY 收发器模拟电源（Xilinx 专用） | 极高 |
| MGTAVTT | 1.2V | GTH/GTY 收发器终端电源 | 高 |
核心原则：AVCC 和 AVTT 必须独立供电，不能跟 VCCINT 共用同一个 LDO 或 DC-DC。我在一个 10Gbps 的项目中吃过这个亏，共用电源后，逻辑翻转噪声直接串进了收发器，导致误码率飙升。
4.2 电源噪声对抖动的影响
电源噪声怎么影响收发器？说白了，就是通过“调制”内部电路的工作点。
收发器内部的 PLL 和 CDR，本质上都是压控振荡器（VCO）。VCO 的振荡频率受电源电压影响。如果电源上有 10mV 的纹波，VCO 的输出相位就会跟着抖动。这个抖动，就是“电源调制抖动”。
为什么会这样？因为 VCO 的增益（Kvco）通常很大，比如 100 MHz/V。你算算看：10mV 纹波 × 100 MHz/V = 1 MHz 的频率偏移。对于 10Gbps 的信号，这个抖动足以让眼图闭合。
我遇到过最夸张的一次，客户说他们的 12.5Gbps 链路总是随机丢包。我拿示波器一测，电源纹波只有 15mV，看起来不大。但用频谱仪一看，纹波频率刚好落在 PLL 环路带宽内。嗯，这就是典型的“共振”问题。后来把去耦电容换了个位置，问题就解决了。
避坑指南：我曾经在 28Gbps 的项目中，因为忽略了电源纹波的“高频分量”（>100MHz），导致眼图裕量不足。记住：去耦设计不仅要看低频纹波，更要关注 1MHz ~ 100MHz 的噪声。
4.3 去耦电容布局策略
去耦电容怎么放？我总结了三句话：
- 靠近引脚：电容离电源引脚越近，去耦效果越好。我习惯把 0402 封装的电容放在芯片背面，正对着电源引脚。
- 多值并联：不同容值的电容，谐振频率不同。用 0.1μF + 1μF + 10μF 的组合，可以覆盖更宽的频率范围。
- 低 ESL：电容的等效串联电感（ESL）越小，高频去耦效果越好。我推荐用 X7R 或 C0G 材质的电容。
下面这张图，是我自己画的去耦电容布局策略。你照着做，基本不会出大问题。
个人技巧：我习惯在 PCB 布局时，先画一个“电容环”围着收发器电源引脚。每个引脚放 3 个电容：0.1μF（高频）、1μF（中频）、10μF（低频）。这样基本能覆盖 1MHz ~ 100MHz 的噪声。
4.4 实际布局中的注意事项
说几个我踩过的坑：
- 电容不要共用过孔：每个电容都应该有自己的过孔到地平面。共用过孔会增加寄生电感，降低去耦效果。
- 电源平面要完整：收发器下方的电源平面，不要被其他信号线分割。我见过有人为了走线方便，在电源平面上开了个槽，结果收发器性能直接下降 20%。
- 远离开关电源：DC-DC 转换器的开关噪声，很容易耦合到收发器电源。我建议 AVCC 和 AVTT 用 LDO 供电，或者至少加一级 LC 滤波。
总结一下：电源去耦不是玄学，是科学。你只要把电容放对位置、选对容值、接好地平面，收发器的抖动就能降下来。我做了这么多年硬件，发现 80% 的高速链路问题，最后都归结到电源上。
好了，这一章就到这里。记住：电源是高速设计的基石，别在这上面省钱。