01
课程导论与背景
高速收发器与AXI互连的概述、应用场景、课程目标与学习路径。
导论背景
02
高速收发器基础
SerDes原理、PMA与PCS层、时钟与数据恢复(CDR)机制。
SerDesCDR
03
AXI4-Stream协议详解
信号定义、握手机制、数据包格式、字节对齐与TUSER/TKEEP。
Stream握手
04
AXI4-Full协议基础
地址/数据通道、读写事务、突发传输、响应信号。
Full突发
05
AXI4-Lite协议
寄存器访问、控制状态机、与AXI4-Full的区别。
Lite寄存器
06
Xilinx 7系列GTX/GTH收发器
架构、原语调用、时钟方案、复位序列。
GTXGTH
07
GTX IP核配置向导
Line Rate、参考时钟、编码方式、预加重/均衡。
IP核配置
08
GTX收发器初始化与复位
CPLL/QPLL锁定、TX/RX复位、眼图扫描。
初始化复位
09
AXI-Stream FIFO与数据缓存
异步FIFO设计、AXI-Stream FIFO IP核、数据宽度转换。
FIFO缓存
10
AXI-DMA IP核详解
MM2S与S2MM通道、描述符链、中断机制。
DMA描述符
11
AXI-DMA实战
简单数据搬移、循环模式、Scatter-Gather模式。
实战SG
12
AXI-BRAM Controller
BRAM配置、AXI接口封装、读写时序。
BRAM控制器
13
AXI4-Stream Switch与Interconnect
多路数据分发、仲裁策略、带宽分配。
Switch仲裁
14
自定义AXI4-Stream外设
状态机设计、数据生成器、数据校验器。
自定义FSM
15
自定义AXI4-Full外设
寄存器映射、控制逻辑、中断产生。
Full中断
16
AXI Interconnect IP核
SmartConnect、AXI Interconnect、性能对比。
互联性能
17
时钟域交叉与同步
多时钟域设计、CDC同步器、AXI跨时钟域处理。
CDC同步
18
高速数据采集系统设计
ADC接口、GTX接收、AXI-DMA写入DDR。
采集ADC
19
高速数据回放系统设计
DDR读取、AXI-DMA、GTX发送、DAC接口。
回放DAC
20
基于GTX的 Aurora 协议
Aurora 64B/66B、通道绑定、初始化流程。
Aurora64B/66B
21
Aurora IP核配置与集成
共享逻辑、时钟配置、用户接口。
IP核集成
22
Aurora 数据收发实战
数据帧封装、流量控制、错误处理。
收发流量控制
23
基于GTX的 SRIO 协议
RapidIO 逻辑层、传输层、物理层概述。
SRIORapidIO
24
SRIO IP核配置
端口模式、维护事务、Doorbell/Message。
配置Doorbell
25
SRIO 读写事务实战
NREAD、NWRITE、SWRITE、Atomic操作。
读写Atomic
26
AXI性能分析与优化
延迟、吞吐量、瓶颈定位、AXI Monitor。
性能Monitor
27
GTX链路调试与测试
IBERT IP核、误码率测试、眼图扫描。
IBERT误码率
28
系统集成与验证
Vivado Block Design、仿真策略、上板调试。
集成调试
29
高级主题
多链路聚合、动态重配置、低功耗设计。
高级低功耗
30
综合项目实战
基于GTX与AXI互连的高速数据链路系统设计与实现。
综合项目系统设计