01
卷积神经网络基础
卷积运算原理 · 卷积核与特征图 · 步长与填充 · 池化层作用
CNN基础
02
收发器基础
高速串行收发器原理 · PMA与PCS层 · 时钟数据恢复(CDR) · SerDes架构
SerDesCDR
03
收发器与卷积的映射
为什么用收发器加速卷积 · 数据流与并行度分析 · 通道与卷积核对应关系
映射并行
04
收发器配置实战
Xilinx GTY/GTM初始化 · 线速率与参考时钟 · 通道绑定与对齐
GTY配置
05
卷积计算单元设计
乘加树(MAC)设计 · 流水线结构 · 数据重排与乒乓操作
MAC流水线
06
数据分发与聚合
AXI4-Stream接口设计 · 数据广播与扇出 · 部分和累加
AXI4聚合
07
收发器链路建立
链路初始化与训练 · 时钟补偿与弹性缓冲 · 通道同步与去偏斜
链路同步
08
卷积加速器整体架构
控制通路与数据通路分离 · 指令集设计 · 状态机调度
架构FSM
09
权重加载与更新
权重矩阵广播 · 权重缓存策略 · 在线更新机制
权重缓存
10
输入特征图处理
行缓冲(line buffer)设计 · 滑动窗口生成 · 数据复用策略
LineBuffer滑动窗口
11
输出特征图聚合
多通道累加 · 激活函数(ReLU/Sigmoid) · 池化单元集成
激活池化
12
收发器多通道同步
多通道skew消除 · 确定性延迟 · 通道对齐标记插入
同步skew
13
时序约束与收敛
收发器端口时序例外 · 多周期路径 · 异步时钟域处理
时序约束
14
资源优化策略
DSP48与BRAM分配 · 收发器与卷积核权衡 · 逻辑复用
DSP48BRAM
15
功耗分析与优化
收发器功耗模型 · DVFS · 时钟门控
功耗DVFS
16
验证策略
仿真环境搭建 · BIST测试 · 回环测试与误码率分析
验证BIST
17
调试技巧
ChipScope/ILA抓取 · 眼图扫描 · 链路调试流程
ILA眼图
18
典型应用案例1：1x1卷积
点卷积加速 · 实现细节与性能分析
1x1点卷积
19
典型应用案例2：3x3卷积
权重驻留与数据流优化
3x3数据流
20
典型应用案例3：深度可分离卷积
逐通道卷积与逐点卷积 · 收发器分配
深度可分离DWconv
21
性能评估指标
吞吐量(TOPS) · 延迟 · 资源利用率 · 能效比(TOPS/W)
TOPS能效
22
与GPU/TPU的对比
架构差异 · 适用场景 · 收发器加速器优势与局限
GPUTPU
23
多FPGA扩展
收发器级联 · 多芯片同步 · 分布式卷积计算
多FPGA级联
24
动态可重构
部分重配置(PR) · 运行时切换卷积核 · 自适应计算
PR可重构
25
高级收发器特性
PAM4调制 · 前向纠错(FEC) · RS-FEC在卷积加速中的应用
PAM4FEC
26
软件栈设计
编译器与调度器 · 指令生成 · 运行时库(Runtime)
编译器Runtime
27
端到端推理流程
从模型到部署 · 权重量化 · 校准与部署
推理量化
28
前沿趋势
光互连与收发器 · 存算一体架构 · 模拟卷积加速
光互连存算一体
29
项目实战1：VCU118单板加速器
基于VCU118的单板卷积加速器实现
VCU118项目
30
项目实战2：多板卡ResNet-50
多板卡分布式ResNet-50推理系统
ResNet-50分布式