01
卷积神经网络基础
从全连接层到卷积层的演进，为什么需要卷积加速？
演进动机
02
卷积运算的数学原理
输入特征图、卷积核、步长、填充、输出特征图的计算。
核心公式参数
03
硬件加速器设计总览
CPU、GPU、ASIC、FPGA在卷积加速上的对比。
架构对比选型
04
脉动阵列架构原理
经典设计思想与数据流分析。
Systolic数据流
05
数据复用策略
输入复用、权重复用、输出复用，以及行固定（Row Stationary）数据流。
复用Row Stationary
06
片上存储层次设计
全局缓冲区（Global Buffer）、局部寄存器（Register File）的容量与带宽权衡。
存储层次带宽
07
处理单元（PE）微架构设计
乘加器（MAC）、累加器、流水线设计。
PE流水线
08
卷积循环展开策略
循环分块（Tiling）、循环展开（Unrolling）与硬件映射。
循环优化映射
09
Winograd快速卷积算法
原理介绍与硬件实现考量。
Winograd快速算法
10
稀疏卷积加速
利用权重稀疏性和激活值稀疏性跳过零值计算。
稀疏零值跳过
11
量化与定点数计算
INT8、INT4量化原理，以及硬件中的定点乘法器设计。
量化定点
12
批处理（Batch）处理优化
如何利用数据并行提高吞吐量。
Batch并行
13
多核架构与互联网络
NoC（片上网络）在加速器中的应用。
NoC多核
14
内存墙问题
DDR带宽瓶颈与HBM（高带宽内存）解决方案。
内存墙HBM
15
指令集架构（ISA）设计
为卷积加速器定制专用指令。
ISA定制
16
编译器与硬件协同设计
如何将高层模型（如PyTorch/TensorFlow）映射到硬件指令。
编译协同
17
RTL实现基础
使用Verilog/VHDL实现一个简单的MAC单元。
RTLMAC
18
流水线控制与握手协议
valid-ready握手信号在加速器中的设计。
握手流水线
19
时钟域与异步处理
多时钟域下的数据同步与跨时钟域设计。
跨时钟域同步
20
功耗优化技术
门控时钟（Clock Gating）、数据门控（Data Gating）、电压频率缩放（DVFS）。
低功耗DVFS
21
验证策略
UVM验证环境搭建，针对卷积加速器的定向测试与随机测试。
UVM验证
22
性能建模与评估
Roofline模型，如何计算算力利用率（Utilization）。
Roofline利用率
23
FPGA原型验证
在Xilinx/Altera FPGA上部署卷积加速器。
FPGA原型
24
ASIC实现流程
从RTL到GDSII的关键步骤与挑战。
ASICGDSII
25
经典加速器案例分析：Google TPU
Google TPU架构深度解析。
TPUGoogle
26
经典加速器案例分析：NVIDIA Tensor Core
NVIDIA Tensor Core架构解析。
Tensor CoreNVIDIA
27
经典加速器案例分析：华为达芬奇架构
华为达芬奇架构（DaVinci Core）解析。
达芬奇DaVinci
28
前沿趋势：存算一体
存算一体（Compute-in-Memory）技术简介。
CIM存算一体
29
前沿趋势：光计算与模拟计算
光计算与模拟计算在卷积加速中的探索。
光计算模拟
30
课程总结与项目实战
设计一个微型卷积加速器芯片规格书。
项目规格书