01
硬件加速概述
什么是硬件加速、FPGA vs GPU vs ASIC对比、应用场景（AI推理、网络加速、视频编解码）
概念对比
02
开发环境搭建
Vivado/Vitis安装配置、PCIe驱动、JTAG调试器连接与验证
工具驱动
03
FPGA基础回顾
LUT、FF、BRAM、DSP、可编程互联资源
架构资源
04
硬件描述语言基础 (Verilog)
模块化设计、组合/时序逻辑、阻塞/非阻塞赋值、Testbench
Verilog仿真
05
HLS高阶综合入门
HLS流程、C/C++综合、AXI-Stream/Lite接口、pipeline/unroll
HLS优化
06
AXI总线协议详解
AXI4-Full/Lite/Stream握手、读写时序、地址映射
总线协议
07
DMA与数据搬运
AXI DMA IP核、Scatter-Gather/Simple模式、吞吐量测试
DMA数据流
08
上板前的仿真验证
RTL仿真、C/RTL协同仿真、波形调试、常见错误排查
仿真调试
09
上板流程与调试
比特流生成、ILA/VIO调试、ChipScope使用
上板ILA
10
硬件加速器设计实战 (一)
矩阵乘法加速器：算法→RTL、流水线、数据复用
矩阵流水线
11
硬件加速器设计实战 (二)
CNN加速器：卷积层、池化层、激活函数硬件实现
CNNAI
12
硬件加速器设计实战 (三)
排序与搜索加速：并行排序网络、哈希表硬件
排序哈希
13
性能评估与优化
吞吐量、延迟、资源利用率、功耗分析、瓶颈定位
性能优化
14
PCIe接口与上位机通信
PCIe IP核、BAR映射、DMA传输、中断、XDMA驱动
PCIe驱动
15
OpenCL异构计算
OpenCL框架、FPGA开发流程、内核优化、主机代码
OpenCL异构
16
RTL与HLS混合设计
RTL封装为HLS IP、模块互联、混合仿真调试
混合IP
17
时序约束与收敛
时序分析、时钟/IO约束、时序违例修复
时序约束
18
多时钟域设计
CDC同步、异步FIFO、握手/结绳同步器
CDCFIFO
19
复位策略与低功耗设计
同步/异步复位、时钟门控、DVFS
复位低功耗
20
硬件调试进阶
System ILA、System Monitor、调试IP级联、远程调试
调试高级
21
视频编解码加速
H.264/H.265编码器、帧缓存管理、流水线
视频编解码
22
网络加速 (一)
TCP/IP卸载引擎(TOE)、MAC/IP层硬件处理
网络TOE
23
网络加速 (二)
数据包分类过滤、正则表达式匹配、流量管理
分类过滤
24
AI推理加速 (一)
INT8/INT4量化、稀疏矩阵、脉动阵列
量化脉动阵列
25
AI推理加速 (二)
Transformer加速：注意力机制、Softmax硬件
Transformer注意力
26
存储加速
NVMe控制器、SSD FTL加速、键值存储加速
存储NVMe
27
安全加速
AES/SM4、SHA-256硬件、物理不可克隆函数(PUF)
加密安全
28
异构系统集成
FPGA+CPU/GPU协同、共享内存、任务调度
异构协同
29
项目实战：实时目标检测 (YOLO)
基于FPGA的YOLO系统：算法到部署全流程
YOLO项目
30
课程总结与展望
Chiplet、RISC-V+FPGA、可重构计算、学习路径建议
趋势总结