1. 跨层互连概述：从单层布线到多层互连的演进
各位同学，今天我们来聊聊跨层互连。说实话，这个题目听起来有点学术，但说白了，它就是芯片里不同金属层之间怎么“打电话”的问题。
我刚开始做工艺集成那会儿，芯片还停留在三五层金属的时代。那时候觉得布线挺简单的——一层不够？再加一层呗。但后来随着工艺节点往下走，到了28nm、16nm，甚至现在的7nm、5nm，我才真正意识到：跨层互连，才是现代芯片设计的“隐形杀手”。
1.1 从单层布线说起
早期的芯片，比如上世纪80年代的工艺，基本上就是单层金属布线。你想想看，一个芯片上所有晶体管连起来，全靠一层铝线。那时候的设计规则简单，寄生参数也小，但问题是——布线密度上不去。
为什么会这样？因为单层布线意味着所有信号线都在同一平面，交叉的地方必须用“跳线”或者干脆绕远路。我印象很深，有一次做反向分析，看到一个老芯片为了绕开一个交叉点，硬生生把线拉长了三倍。这要是放在今天，时序根本收敛不了。
所以，工程师们很快意识到：必须往多层走。
2.2 多层互连的演进
从两层到三层，再到现在的十几层金属，这个演进过程其实是被“逼”出来的。我个人的理解是，每一层金属的引入，都是在解决上一层的瓶颈。
- 两层金属：解决了基本的信号交叉问题，但电源/地线还是得挤在一起
- 三层到五层：开始区分“局部互连”和“全局互连”，信号线和电源线各走各的道
- 六层以上：引入厚金属层（顶层）用于电源分配和高速信号，薄金属层（底层）用于密集的单元内部连线
我记得在28nm节点，我们团队做过一个项目，用了9层铜互连。当时最头疼的是顶层厚金属的刻蚀工艺——铜太厚了，刻蚀均匀性很难控制。嗯，这里要注意，铜互连和铝互连的工艺窗口完全不同，后面我们会详细讲。
1.3 跨层互连的核心定义
说了这么多，到底什么是“跨层互连”？
简单来说，就是不同金属层之间通过通孔（via）实现电气连接。但你别小看这个“通孔”，它可是整个互连体系中最脆弱的一环。
核心定义：跨层互连是指利用通孔（包括单通孔、叠孔、沟槽通孔等）在不同金属层之间建立低电阻、高可靠性的电气通路。它涉及材料选择、工艺集成、可靠性评估等多个维度。
我个人习惯把跨层互连分成三类：
- 层内跨层：同一金属层内不同走线之间的连接（其实很少见，一般用跳线解决）
- 层间跨层：相邻金属层之间的连接（最常见的，比如M1到M2）
- 跨层堆叠：跨越多个金属层的连接（比如M1直接到M5，中间经过多个通孔堆叠）
你想想看，一个现代芯片里可能有几十亿个通孔。任何一个通孔失效，整个芯片就可能报废。所以，跨层互连的设计和工艺适配，绝不是小事。
1.4 核心挑战：为什么跨层互连这么难？
我在项目中遇到过太多因为跨层互连出问题导致流片失败的情况。总结下来，核心挑战有四个：
| 挑战 | 具体表现 | 我的经验 |
|---|---|---|
| 电阻-电容（RC）延迟 | 通孔电阻和层间电容导致信号延迟增加 | 曾经有个设计，通孔电阻比预期大了30%，时序直接崩了 |
| 电迁移（EM） | 高电流密度下金属原子迁移，导致通孔开路 | 我记得在40nm项目里，通孔EM寿命只有设计要求的1/10 |
| 应力迁移（SM） | 不同材料热膨胀系数差异导致应力集中 | 铜和低k介电材料的应力失配，是跨层互连可靠性的头号杀手 |
| 工艺窗口 | 通孔刻蚀、填充、平坦化等工艺的容差范围 | 我曾经因为通孔底部残留物没清干净，导致整批晶圆报废 |
避坑指南：我曾经在65nm项目中，为了节省面积，把通孔尺寸缩小了10%。结果流片回来后，通孔电阻分布范围极大，良率直接掉了15个百分点。后来我才明白——通孔尺寸的微小变化，会带来电阻的指数级变化。所以，我建议在设计阶段，通孔尺寸一定要留足工艺余量。
1.5 跨层互连的知识体系
为了让大家更直观地理解本章内容，我画了一张图。这张图展示了跨层互连从“为什么需要”到“怎么实现”再到“怎么优化”的完整逻辑。
这张图其实就概括了本章的核心逻辑：从单层布线的瓶颈出发，经过多层互连的演进，最终落到跨层互连的定义和四大挑战上。后面的章节，我们会逐一深入这些挑战的解决方案。
个人小建议：如果你刚开始接触跨层互连，我建议你先从“通孔电阻”和“电迁移”这两个点入手。为什么？因为这两个问题在设计中影响最直接，而且工艺上也有成熟的解决方案。等你把这两个搞明白了，再去看应力迁移和工艺窗口，会轻松很多。
好了，这一章就到这里。跨层互连看似简单，但里面的门道很深。下一章我们会具体讲通孔的结构和工艺实现，到时候我会拿一个我踩过的坑来举例，保证让你印象深刻。