陷阱一
时序约束不完整
遗漏关键路径约束，导致STA分析结果乐观，流片后时序失效。
STA约束
陷阱二
SDC文件版本混乱
多人协作时，SDC文件未统一管理，导致约束冲突或遗漏。
SDC版本管理
陷阱三
忽略跨时钟域检查
异步信号未做同步处理，导致亚稳态传播。
CDC亚稳态
陷阱四
形式验证环境搭建错误
比对点设置错误，导致验证结果无效。
Formal比对点
陷阱五
功耗分析激励不真实
使用理想波形，导致IR Drop分析结果过于乐观。
PAIR Drop
陷阱六
物理验证密度规则理解偏差
金属密度填充策略不当，引入新DRC错误。
PV密度
陷阱七
寄生参数提取精度选择不当
提取精度过低，导致时序分析偏差大。
RCX精度
陷阱八
ECO流程不规范
手动修改网表后未同步到前端RTL，导致后续验证失败。
ECO网表
陷阱九
Signoff标准不统一
不同工具或不同版本之间的Signoff标准存在差异。
Signoff标准
陷阱十
忘记检查天线效应
长线绕线导致天线比率超标，影响良率。
天线良率
陷阱十一
IR Drop分析忽略动态功耗
仅做静态分析，低估了峰值电流。
IR Drop动态
陷阱十二
EM电迁移规则检查不充分
对长线或高频线的电流密度估计不足。
EM电流密度
陷阱十三
DFT可测试性设计覆盖率不足
测试点插入不够，导致测试覆盖率低。
DFT覆盖率
陷阱十四
ATPG向量仿真失败
生成的测试向量在仿真时出现X态传播。
ATPGX态
陷阱十五
扫描链插入错误
扫描链顺序错误或时钟门控导致测试失败。
Scan时钟门控
陷阱十六
BIST内建自测试逻辑未验证
Memory BIST逻辑在功能模式下被意外触发。
BISTMemory
陷阱十七
静态时序分析OCV设置不合理
Derating因子设置过大或过小。
STAOCV
陷阱十八
时序例外定义错误
误将真实路径设为False Path / Multi-Cycle Path。
False PathMCP
陷阱十九
CTS后时序收敛问题
时钟偏差(Skew)过大导致hold违例。
CTSSkew
陷阱二十
Floorplan电源网络设计缺陷
电源网格不均匀导致局部IR Drop。
Floorplan电源
陷阱二十一
I/O时序约束遗漏
未约束I/O接口的输入输出延迟，导致芯片无法与外部通信。
I/O约束
陷阱二十二
Memory BIST修复逻辑未验证
BIST修复功能在硅后测试中失效。
BIST修复
陷阱二十三
低功耗设计约束错误
电源域划分错误导致漏电或功能异常 (UPF/CPF)。
UPF低功耗
陷阱二十四
Level Shifter/Isolation遗漏
跨电压域信号未做电平转换。
Level Shifter隔离
陷阱二十五
Retention Register控制逻辑错误
睡眠模式下数据丢失。
保持寄存器睡眠
陷阱二十六
Signoff前回归测试不充分
仅跑冒烟测试，遗漏边界情况。
Regression边界
陷阱二十七
DRC Waive管理混乱
随意Waive关键规则，导致流片风险。
DRCWaive
陷阱二十八
LVS版图与原理图一致性失败
电源地网络短路或器件识别错误。
LVS短路
陷阱二十九
Signoff报告解读错误
误将Worst Case分析结果当作Typical Case。
Signoff误判
陷阱三十
项目时间管理失误
预留的Signoff迭代时间不足，导致仓促流片。
项目管理迭代