01
先进封装概述
什么是先进封装，为什么需要先进封装，先进封装与摩尔定律的关系。
概念摩尔定律
02
后端设计基础回顾
从RTL到GDSII的流程，后端设计中的关键节点（综合、布局、时钟树、布线）。
RTL→GDSIIPnR
03
先进封装技术概览
2.5D/3D封装、Fan-Out WLP、Si Interposer、HBM集成。
2.5D/3DHBM
04
协同设计概念
为什么后端设计必须与封装协同，传统“后墙”问题的痛点。
协同后墙
05
芯片-封装协同规划
Die Size规划、 bump/pad 布局对后端的影响。
Die规划bump
06
IO与电源规划
后端视角下的IO ring设计，电源完整性（IR Drop）在封装中的考量。
IO ringIR Drop
07
RDL（重布线层）设计
RDL的作用，后端如何为RDL提供数据，RDL与金属层的关系。
RDL重布线
08
微凸点（Micro Bump）技术
微凸点的物理结构，对后端绕线层的影响，热应力考量。
μbump热应力
09
硅中介层（Si Interposer）设计
中介层的无源特性，后端如何建模中介层，TSV（硅通孔）技术。
InterposerTSV
10
TSV（硅通孔）建模
TSV的RC参数提取，对后端时序的影响，TSV与标准单元的交互。
TSV RC时序
11
多芯片系统（Multi-Chiplet）架构
Chiplet概念，后端如何划分Die，Die-to-Die接口设计。
ChipletD2D
12
Die-to-Die接口（UCIe/BoW）
物理层协议，后端PHY设计要点，封装走线长度匹配。
UCIePHY
13
热管理协同
芯片热源分布，封装散热路径，后端设计中如何放置热传感器。
热管理传感器
14
热应力与翘曲分析
封装翘曲对后端金属层应力的影响，应力敏感电路布局避让。
翘曲应力
15
协同仿真流程
芯片-封装联合仿真，提取RLCK寄生参数，Sign-off前的检查。
联合仿真RLCK
16
时序协同分析
封装走线延迟对芯片时序的影响，如何在后端工具中反标封装寄生。
时序反标
17
信号完整性（SI）协同
封装中的串扰，回流路径设计，后端如何预留屏蔽线。
SI串扰
18
电源完整性（PI）协同
封装PDN网络设计，去耦电容放置策略，后端与封装协同优化。
PIPDN
19
物理验证协同
DRC/LVS跨芯片与封装边界，如何定义“虚拟”边界层。
DRC/LVS边界
20
设计规则检查（DRC）扩展
封装厂特有的DRC规则，后端如何适配。
DRC封装规则
21
光刻与工艺协同
后端金属层密度要求，CMP平坦化对封装界面的影响。
光刻CMP
22
测试与DFT协同
封装级测试（Known Good Die），后端如何插入测试访问端口。
DFTKGD
23
Known Good Die (KGD) 策略
KGD筛选标准，后端设计中如何考虑可测试性。
KGD可测试性
24
封装基板设计基础
基板层叠结构，后端如何提供基板设计所需的抽象视图。
基板层叠
25
协同设计工具链
主流EDA工具（Ansys RedHawk, Cadence Integrity, Synopsys 3DIC Compiler）。
EDA3DIC
26
数据交换格式
LEF/DEF在封装中的应用，GDSII与OASIS的协同使用。
LEF/DEFGDSII
27
项目实战案例1：2.5D封装
HBM与Logic Die集成的后端协同流程。
2.5DHBM
28
项目实战案例2：3D封装
Memory-on-Logic堆叠的后端设计挑战。
3D堆叠
29
项目实战案例3：Fan-Out封装
集成PMIC与RF的协同设计要点。
Fan-OutPMIC
30
未来趋势
异构集成、Chiplet生态、AI驱动的协同设计自动化。
异构集成AI