第四节：输入输出延迟约束——set_input_delay、set_output_delay、外部路径建模

各位同学，今天我们来聊聊时序约束里最容易被忽视、却又最容易出问题的一环——输入输出延迟约束。

说实话，我刚入行那会儿，觉得STA就是跑个timing，看看setup和hold有没有violation。直到有一次，一个项目在流片前一周，突然发现芯片和外部DDR接口对不上时序，查了三天才发现是input delay设错了。嗯，从那以后，我对IO delay的敬畏心就上来了。

芯片不是孤岛。它要和外部器件通信——比如CPU、DDR、ADC、DAC。这些外部器件有自己的时钟、自己的数据输出时序。你想想看，如果芯片内部逻辑跑得飞快，但外部数据送进来时已经错过了采样窗口，那整个系统就废了。

所以，set_input_delay 和 set_output_delay 这两个命令，就是用来告诉STA工具：外部器件的数据相对于时钟，到底早到还是晚到？

核心思想：输入延迟 = 外部器件的数据输出延迟 + PCB走线延迟。输出延迟 = 外部器件的数据建立时间要求 + PCB走线延迟。

先看语法，很简单：

set_input_delay -clock clk -max 2.5 [get_ports data_in]
set_input_delay -clock clk -min 0.8 [get_ports data_in]

这里 -max 对应setup分析，-min 对应hold分析。我个人习惯把 -max 和 -min 分开写，这样后期调试时一目了然。

举个例子：假设外部器件在时钟上升沿之后2ns才输出数据，PCB走线延迟0.5ns。那么输入延迟就是2.5ns。STA工具会认为：数据在时钟沿后2.5ns才到达芯片引脚。

避坑指南：我曾经遇到一个项目，外部器件是下降沿采样，但我的约束里忘了加 -clock_fall 选项。结果setup分析全错。记住：时钟沿方向一定要和外部器件匹配。

输出延迟和输入延迟是对称的。它描述的是：芯片内部数据从时钟沿开始，经过内部路径到达输出引脚，再到外部器件被采样的这段时间。

set_output_delay -clock clk -max 3.0 [get_ports data_out]
set_output_delay -clock clk -min 1.2 [get_ports data_out]

这里 -max 对应外部器件的setup要求，-min 对应外部器件的hold要求。说白了，就是告诉工具：外部器件需要数据提前多久稳定？

我记得有一次，一个同事把 -max 和 -min 写反了，结果hold violation一大堆，修了整整两天。所以，我建议你每次写完约束后，用 report_timing 看一眼路径，确认方向对不对。

外部路径建模，其实就是把芯片外部的时序路径抽象成延迟值。为什么要建模？因为STA工具只能分析芯片内部的路径，外部路径它看不到。

建模时，通常要考虑三个部分：

我一般会画一个简单的时序图，把每个延迟标出来，然后再写约束。这样不容易出错。

注意：外部路径建模时，时钟偏斜（clock skew）也要考虑进去。如果外部器件和芯片用的是同一个时钟源，但PCB走线长度不同，时钟到达时间会有差异。这个差异会直接影响输入输出延迟的计算。

下面这张图，是我自己总结的输入输出延迟约束的完整流程。你仔细看看，每一步都对应着实际项目中的操作。

输入输出延迟约束，说白了就是给STA工具画一个框——告诉它外部世界长什么样。你画对了，工具就能帮你找到真正的时序瓶颈。你画错了，工具就会给你一堆假violation，或者更糟——漏掉真violation。

我个人建议，每次写完约束后，用 report_timing -input_pins 和 report_timing -output_pins 检查一下，看看路径的起点和终点是不是你预期的。这个习惯，能帮你省下不少debug的时间。

好了，这一节就到这里。记住：IO delay不是小事，它决定了芯片能不能和外部世界好好说话。