1. 时序分析基础：什么是时序违例？

各位同学，咱们今天聊聊时序分析最核心的问题——时序违例。

我刚开始做数字芯片设计那会儿，对时序违例其实没什么概念。总觉得代码写对了，功能仿真过了，就万事大吉。直到有一次，一个简单的SPI接口模块，仿真跑得妥妥的，结果流片回来，死活读不到正确的数据。折腾了两周，最后发现是保持时间违例。嗯，从那以后，我再也不敢小看时序分析了。

说白了，时序违例就是你的电路没能在规定时间内完成该干的事。

你想想看，芯片里每个寄存器都有它自己的脾气——数据必须在时钟沿之前准备好，还得在时钟沿之后保持稳定。如果没做到，寄存器就可能采到错误的数据，甚至进入亚稳态。这就是时序违例。

时序违例分两种：

这两种违例，处理方式完全不同。咱们一个一个说。

先看建立时间。我习惯用一个比喻来解释——就像赶火车。

建立时间（Setup Time）就是火车发车前，你必须已经坐在座位上的那个时间点。如果你在发车前1秒才冲进站台，大概率赶不上。对于寄存器来说，建立时间就是时钟沿到来之前，数据必须保持稳定的最短时间。

保持时间（Hold Time）呢？就好比火车发车后，你不能马上跳车。你得在座位上再待一会儿，等火车稳定加速了再动。保持时间就是时钟沿之后，数据必须继续保持稳定的最短时间。

核心公式（记牢了）：

其中T_co是寄存器输出延迟，T_logic是组合逻辑延迟，T_skew是时钟偏斜。

我在项目中遇到过最坑的一次，就是时钟偏斜算错了。当时以为时钟树做得很均匀，结果后端反馈说有个模块的时钟偏斜达到了200ps。这一下子就把建立时间的余量吃掉了大半。所以啊，做时序分析，千万别忽略时钟偏斜。

一条完整的时序路径，其实就三个部分：

我画了一张图，帮你理解这个结构：

你看这张图，数据从起点寄存器出发，经过组合逻辑，到达终点寄存器。时钟同时驱动这两个寄存器。STA要做的，就是检查这条路径上，数据能不能在时钟沿到来时正确采样。

建立时间违例，最常见的原因就是组合逻辑太长了。我在项目中遇到过这样的情况：一个32位加法器后面又接了比较器，再后面还有多路选择器，整个路径延迟超过了时钟周期。结果就是数据还没传到终点，下一个时钟沿就来了。

其他原因还包括：

⚠️ 注意：建立时间违例通常可以通过降低频率来临时解决，但这只是治标不治本。真正的做法是优化组合逻辑，或者插入流水线寄存器。

保持时间违例就更有意思了。它不是因为路径太长，而是因为路径太短。

你想想看，如果组合逻辑延迟太小，数据从起点寄存器出来，嗖的一下就到了终点寄存器。但这时候时钟沿刚过去，终点寄存器还需要数据保持稳定一段时间。结果数据跑得太快，保持时间不够了。

我印象最深的一次，是在一个低功耗项目中，用了很多时钟门控。结果时钟门控打开的时候，时钟偏斜特别大，导致保持时间违例。查了三天才找到原因——原来是时钟门控的插入延迟没算准。

保持时间违例的常见原因：

💡 个人经验：保持时间违例比建立时间违例更难修。因为建立时间违例可以降频，保持时间违例降频没用。我一般会在综合阶段就加上hold约束，让工具提前处理。

时序违例最直接的后果就是——芯片功能出错。

建立时间违例会导致寄存器采到错误的数据。保持时间违例更可怕，它可能导致寄存器进入亚稳态。亚稳态是什么意思？就是寄存器的输出既不是0也不是1，而是一个中间电平。这个中间电平传到下一级，可能被解释成0，也可能被解释成1，完全随机。

我在一次芯片调试中，遇到一个间歇性故障——芯片有时候工作正常，有时候不正常。用示波器抓了半天，发现是某个寄存器的输出在时钟沿附近有毛刺。这就是典型的保持时间违例导致的亚稳态问题。

违例类型	根本原因	典型后果
建立时间违例	数据路径延迟 > 时钟周期	寄存器采到旧数据，功能错误
保持时间违例	数据路径延迟 < 保持时间要求	亚稳态、数据竞争、间歇性故障

嗯，到这里，时序违例的基础概念应该讲清楚了。记住一句话：建立时间看数据来得晚不晚，保持时间看数据走得早不早。这两个概念贯穿整个STA的始终，后面的章节都会用到。

可可精品资料库