4. 后段工艺（BEOL）：介质层沉积、金属化工艺、平坦化（CMP）、通孔与互连
各位，咱们今天聊聊后段工艺，也就是BEOL。前段工艺把晶体管做好了，相当于盖好了房子的骨架和房间。后段工艺呢，就是把这些房间用电线连起来，装上开关和插座。说白了，就是做金属互连。
我个人习惯把BEOL分成四大块：介质层沉积、金属化、平坦化（CMP）、通孔与互连。这四块环环相扣，哪一步出问题，芯片性能都会打折扣。
4.1 介质层沉积：给导线铺上绝缘地毯
金属线之间不能短路，所以需要介质层把它们隔开。常用的介质材料是二氧化硅（SiO₂）和低k介质。
沉积方法主要有两种：
- CVD（化学气相沉积）：最常见。通过化学反应在晶圆表面生成介质膜。我刚开始做工艺时，总搞不清PECVD和HDP-CVD的区别。后来发现，PECVD适合做较厚的层间介质，而HDP-CVD在高深宽比的缝隙填充上表现更好。
- 旋涂法：像做蛋糕一样，把液体介质甩在晶圆上。常用于低k材料，但机械强度差一些。
关键指标：
- 介电常数（k值）：越低越好，能减少寄生电容
- 应力匹配：介质层应力太大会导致晶圆翘曲
- 台阶覆盖能力：能不能填进窄缝里
我的经验：有一次做90nm节点，介质层应力没调好，晶圆直接弯成了碗状。后来我们调整了沉积温度和气体比例，才把应力降下来。嗯，这里要注意，应力不是越小越好，要和金属层匹配。
4.2 金属化工艺：把导线铺上去
金属化就是把金属材料沉积到晶圆上，形成导线。早期用铝，现在主流是铜。
铝工艺 vs 铜工艺：
| 项目 | 铝工艺 | 铜工艺 |
|---|---|---|
| 电阻率 | 较高（2.65 μΩ·cm） | 较低（1.68 μΩ·cm） |
| 抗电迁移 | 较差 | 较好 |
| 刻蚀难度 | 容易（干法刻蚀） | 难（需用大马士革工艺） |
| 成本 | 较低 | 较高 |
铜工艺为什么难？因为铜不能像铝那样直接用等离子体刻蚀。你想想看，铜的刻蚀产物挥发性差，会残留在晶圆表面。所以铜互连用的是大马士革工艺：先刻出沟槽，再填铜，最后CMP磨平。
避坑指南：我曾经遇到过铜扩散的问题。铜离子会跑到硅里，导致器件漏电。所以铜互连必须加阻挡层，比如Ta/TaN双层结构。别小看这层膜，厚度只有几纳米，但少了它芯片就废了。
4.3 平坦化（CMP）：把路面磨平
CMP，化学机械抛光。说白了就是一边用化学药水腐蚀，一边用机械力磨。目的是把晶圆表面磨得跟镜子一样平。
为什么要磨平？因为每做一层金属，表面就会凹凸不平。不平的话，下一层光刻就对不准焦，线条会断掉。
CMP的关键参数：
- 抛光速率：太快容易磨过头，太慢产能低
- 选择性：对铜和介质层的抛光速率比要合适
- 缺陷控制：划痕、颗粒污染、碟形凹陷
碟形凹陷是什么？就是铜线中间被磨凹下去了。为什么会这样？因为铜比介质软，抛光时铜磨得快。我见过一个案例，碟形凹陷超过50nm，导致上层金属短路。解决办法是优化抛光液配方，或者调整抛光压力。
4.4 通孔与互连：打通楼层间的通道
通孔（Via）就是连接不同金属层的垂直通道。互连（Interconnect）则是同一层内的水平连线。
通孔工艺步骤：
- 在介质层上刻出小孔
- 沉积阻挡层（Ta/TaN）
- 沉积铜种子层
- 电镀填铜
- CMP磨平
这里有个难点：高深宽比通孔的填充。深宽比超过5:1时，电镀液很难流到孔底，容易形成空洞。我记得有一次做3D NAND，通孔深宽比到了40:1，我们试了十几种电镀配方才搞定。
我的建议：通孔电阻要尽量小。每增加一个通孔，就多一份电阻和电容。设计时尽量减少通孔数量，但也不能太少，否则电流密度过大会烧断。这就像城市交通，路多了堵车，路少了也堵车。
4.5 知识体系总览
下面这张图是我自己画的BEOL工艺流程图，帮你理清思路：
这张图把BEOL的四个核心环节串起来了。从介质层开始，到金属化、CMP，再到通孔互连，然后重复循环，直到完成所有金属层。每个环节都有各自的工艺参数和注意事项。
最后提醒一句：BEOL的工艺窗口比FEOL窄得多。温度不能太高（铜会扩散），压力不能太大（晶圆会碎），时间不能太长（产能受不了）。做BEOL工艺，就像在钢丝上跳舞，每一步都要精准。
好了，关于后段工艺就聊到这里。记住这四个环节，下次遇到BEOL问题，你就能快速定位是哪个环节出了岔子。