📚 课程目录第3章器件结构建模与网格划分策略

3. 器件结构建模与网格划分策略

在Sentaurus TCAD中，器件电学特性的仿真精度与收敛性，很大程度上取决于两个前置环节：结构建模是否准确，以及网格划分是否合理。SDE（Sentaurus Device Editor）承担了几何建模、掺杂分布定义和接触电极设置三项核心任务，而网格密度则直接决定了离散化误差与求解稳定性。本节围绕这四项内容展开，重点说明“怎么建、怎么设、怎么划”，并给出可参考的示例参数与判断依据。

一、SDE几何建模：从版图到三维结构

SDE采用基于命令行的脚本方式描述器件结构，其基本流程是：先定义衬底与各层材料，再通过刻蚀、沉积、填充等操作构造几何形貌，最后生成网格并输出TDR格式文件供后续器件仿真使用。以一个典型的平面MOSFET为例，建模脚本通常包含以下关键步骤：

; 定义衬底
(sdegeo:create-rectangle (position 0 0 0) (position 1.0 0.5 0) "Silicon" "R.Substrate")
; 定义栅氧化层
(sdegeo:create-rectangle (position 0.2 0.5 0) (position 0.8 0.52 0) "SiO2" "R.GateOx")
; 定义多晶硅栅
(sdegeo:create-rectangle (position 0.2 0.52 0) (position 0.8 0.7 0) "PolySilicon" "R.Gate")
; 定义源漏区
(sdegeo:create-rectangle (position 0.0 0.5 0) (position 0.2 0.55 0) "Silicon" "R.Source")
(sdegeo:create-rectangle (position 0.8 0.5 0) (position 1.0 0.55 0) "Silicon" "R.Drain")

上述坐标单位为微米，衬底厚度0.5 μm，栅氧厚度0.02 μm（即20 nm），栅长0.6 μm。实际建模中，坐标定义必须与后续掺杂、接触设置保持一致，否则会出现“电极悬空”或“掺杂区错位”的问题。SDE支持二维和三维建模，对于大多数器件电学特性分析，二维截面模型已能反映主要物理行为，且计算量显著低于三维。

二、掺杂分布定义：解析与查表两种方式

掺杂分布决定了器件的载流子浓度和电场分布，是影响阈值电压、击穿电压和导通电阻的关键参数。SDE中常用的掺杂定义方式有两种：解析函数法和查表法。解析函数法适合描述高斯分布、余误差分布等理想剖面，例如：

(sdedr:define-constant-profile "Const.Substrate" "BoronActiveConcentration" 1e15)
(sdedr:define-gaussian-profile "Gauss.Source" "ArsenicActiveConcentration" 
  "PeakPos" 0.0 "PeakVal" 1e20 "Depth" 0.15 "Factor" 0.5)

这里衬底掺杂为1×10¹⁵ cm^-3的硼，源区为高斯分布的砷，峰值浓度1×10²⁰ cm^-3，结深约0.15 μm。查表法则适用于从工艺仿真（如Sentaurus Process）导入的实际掺杂剖面，通过sdedr:define-refinement-function与掺杂数据文件关联。无论哪种方式，都需要在掺杂定义后检查净掺杂分布是否连续、结深是否与设计值一致。一个实用的检查方法是：在SDE中输出掺杂剖面曲线，观察源漏结深是否落在预期范围内，若偏差超过10%，应回溯工艺参数或解析函数中的Depth与Factor设置。

三、接触电极设置：欧姆接触与肖特基接触

接触电极是器件与外部电路之间的接口，SDE中通过sdegeo:define-contact-set和sdegeo:set-contact命令将几何边或面指定为电极。对于MOSFET，通常需要设置栅极（Gate）、源极（Source）、漏极（Drain）和衬底（Substrate）四个接触。欧姆接触需在后续器件仿真中指定掺杂浓度足够高（通常>1×10¹⁹ cm^-3），以保证接触电阻可忽略；肖特基接触则需指定势垒高度。接触设置完成后，应检查每个电极是否与正确的材料区域相连，避免出现“栅极接到源区”这类低级错误。

四、网格密度对仿真精度与收敛性的影响

网格划分是SDE建模中最容易被忽视、却对结果影响最大的环节。网格过粗会导致离散化误差增大，表现为阈值电压偏移、跨导曲线失真；网格过细则使方程数量激增，仿真时间成倍增加，甚至因矩阵条件数恶化而无法收敛。合理的策略是“按需加密”：在掺杂梯度大、电场集中、载流子浓度变化剧烈的区域使用细网格，在衬底深处和电极远端使用粗网格。

以沟道区域为例，若栅氧厚度为20 nm，沟道方向网格间距建议控制在1~5 nm，深度方向在反型层附近（距界面5~10 nm内）应加密至0.5~1 nm。源漏结区附近，由于掺杂浓度从1×10²⁰ cm^-3骤降至1×10¹⁵ cm^-3，梯度极大，网格间距不宜超过5 nm。衬底深处载流子浓度变化平缓，间距可放宽至50~100 nm。SDE中可通过sdedr:define-refinement-window和sdedr:define-refinement-size实现局部加密：

(sdedr:define-refinement-window "Ref.Win.Channel" "Rectangle" 
  (position 0.15 0.5 0) (position 0.35 0.55 0))
(sdedr:define-refinement-size "Ref.Size.Channel" 0.002 0.001 0.002 0.0005)
(sdedr:define-refinement-placement "Ref.Place.Channel" 
  "Ref.Size.Channel" "Ref.Win.Channel")

上述命令在沟道区域（x从0.15到0.35 μm，y从0.5到0.55 μm）设置了最大网格尺寸为2 nm、最小为0.5 nm的加密窗口。实际使用中，建议先以中等网格跑通仿真，观察收敛情况和电流曲线是否平滑，再逐步加密关键区域，对比阈值电压和跨导的变化。若加密后结果变化小于2%，可认为网格已足够；若变化显著，则需继续细化。

实用检查清单：

几何坐标与掺杂、接触定义是否一致？
源漏结深是否与设计值偏差在10%以内？
沟道与结区网格间距是否≤5 nm？
Si/SiO₂界面附近网格是否加密至1 nm以下？
仿真是否收敛？若否，优先检查沟道网格密度。
加密后阈值电压变化是否小于2%？

最后需要强调，网格划分没有“一刀切”的最优解。不同器件类型（功率器件、射频器件、逻辑器件）对网格的要求差异很大。功率器件耐压区电场分布较宽，网格可适当放宽；射频器件对寄生电容敏感，栅边缘和接触区需精细处理。建议在SDE中保存多套网格方案，通过对比仿真结果与实验数据或解析模型，逐步建立针对特定器件结构的网格划分经验。