4. 先进MOSFET结构优化任务

当平面MOSFET的沟道长度缩到20 nm附近时，栅极对沟道的静电控制迅速衰减，短沟道效应（SCE）、漏致势垒降低（DIBL）和亚阈值摆幅（SS）退化成为不可回避的问题。三维多栅结构的核心思想，是让栅极从两个、三个甚至四个方向包围沟道，用几何上的“包裹”换取静电控制力。本节围绕FinFET、GAA nanosheet与nanowire三类结构，说明如何在Sentaurus TCAD中完成SDE建模与SDEVICE仿真设置。

一、三类结构的几何差异与建模参数

FinFET的沟道是一段竖直的“鳍”，栅极从左右两侧与顶部三面包裹，导电沟道主要形成在鳍的侧壁。其关键几何参数包括：鳍宽 Wfin、鳍高 Hfin、栅长 Lg、鳍间距 Fp（pitch）、以及侧壁倾角。当 Wfin 小于约8 nm时，侧壁反型层会合并，器件进入全耗尽工作区，这是FinFET优化的重要分界。

GAA nanosheet（纳米片）把沟道做成水平堆叠的薄片，栅极从上下左右四面包裹，导电沟道沿水平方向从源到漏。关键参数是片厚 Tsheet（通常4～7 nm）、片宽 Wsheet（可达20～50 nm）、片间距 Tspace（决定栅极填充能力）和堆叠层数 Nsheet（2～4层）。片越薄，静电控制越好，但有效宽度下降、驱动电流减小，需要在宽度与厚度之间权衡。

Nanowire（纳米线）是截面接近圆形的GAA结构，直径通常3～8 nm，栅极完全环绕。它的静电控制最强，但有效沟道宽度最小，适合对泄漏电流要求极严的低功耗场景。三类结构的共同点是：栅极包裹维度越高，静电控制越强，但工艺复杂度与寄生电容也越高。

二、SDE建模：从二维剖面到三维结构

在Sentaurus Structure Editor中，三维结构通常采用“先画二维剖面、再沿第三方向拉伸”的策略，或直接用CSG（构造实体几何）布尔运算搭建。以nanosheet为例，典型流程如下：

(sdegeo:create-rectangle (position 0 0 0) (position 0.05 0.02 0) "Silicon" "sheet1")
(sdegeo:create-rectangle (position 0 0.03 0) (position 0.05 0.05 0) "Silicon" "sheet2")
(sdegeo:create-rectangle (position -0.01 -0.01 0) (position 0.06 0.06 0) "HfO2" "gateox")
(sdegeo:create-rectangle (position -0.02 -0.02 0) (position 0.07 0.07 0) "PolySilicon" "gate")
(sdegeo:extrude (list "sheet1" "sheet2" "gateox" "gate") (gvector 0 0 0.03))

这里先定义两个水平硅片（厚度0.02 μm、宽度0.05 μm），再依次包上高k栅氧与栅极，最后沿z方向拉伸0.03 μm形成三维体。拉伸方向必须与后续SDEVICE的沟道方向一致，否则电流方向会出错。对于FinFET，则把鳍画成竖直矩形后沿沟道方向拉伸；对于nanowire，可用圆柱体或八边形近似圆形截面。

建模时需注意三点：一是网格密度要与结构尺度匹配，片厚5 nm处至少要有3～5个网格点；二是掺杂区（源、漏、沟道、晕环）要在SDE中通过sdedr:define-refinement-window和掺杂剖面函数定义，而不是等到SDEVICE里再补；三是接触电极要显式命名，如"gate"、"source"、"drain"，供后续物理模型引用。

三、SDEVICE仿真设置要点

三维结构的SDEVICE设置与平面器件最大的不同，在于物理模型必须显式考虑量子限制效应。当片厚或线径小于7 nm时，载流子波函数在受限方向上的量子化会使阈值电压偏移、有效迁移率下降。因此需要在Physics段启用eQuantumPotential或密度梯度模型：

Physics {
  eQuantumPotential
  EffectiveIntrinsicDensity( OldSlotboom )
  Mobility( PhuMob HighFieldSaturation )
  Recombination( SRH Auger )
}
Physics(Material="Silicon") {
  eQuantumPotential
}

求解顺序上，建议先做平衡态求解，再逐步加偏压。三维网格节点数往往达到数十万甚至上百万，直接全耦合求解容易不收敛。可先用Poisson单独求解电势，再耦合电子连续性方程，最后加入空穴方程。对于nanosheet，还要注意片间耦合：相邻片之间的电势会相互影响，网格在片间区域不能太粗。

偏压扫描时，栅压从0 V扫到Vdd（如0.7 V），漏压分别取0.05 V（线性区）和Vdd（饱和区），用于提取Vth、SS、DIBL和Ion/Ioff。判断结构优化是否成功的核心指标是：亚阈值摆幅接近60 mV/dec的理论极限、DIBL小于30 mV/V、以及关态电流满足低功耗要求。

四、结构优化的典型权衡

三类结构的优化本质是在“静电控制”与“驱动能力”之间找平衡。FinFET的鳍高增加可提升有效宽度，但过高会导致鳍倒塌和工艺难度上升；nanosheet的片宽增加可提升电流，但过宽会削弱栅极对片中心的控制，使DIBL恶化；nanowire直径减小可改善SS，但会牺牲Ion。实际工程中，通常先固定Lg和Vdd，再扫描Wfin、Tsheet或线径，观察SS与Ion的折中曲线，选取满足泄漏指标前提下的最大驱动电流点。

需要强调的是，本节给出的参数范围与示例数值均为教学假设，实际设计必须结合具体工艺平台、材料参数和可靠性要求进行校准。三维TCAD的价值，正在于让这些权衡在流片之前就能被量化观察。