4. 先进封装 DRC 规则开发与调试

先进封装的 DRC 与晶圆厂 FEOL/BEOL DRC 最大的区别在于：它验证的对象往往不是晶体管，而是 RDL 走线、微凸点（µBump）、铜柱（Cu Pillar）、TSV、焊球和介质开口。这些结构尺寸跨度大（从几微米到几百微米）、层次少但几何关系复杂，因此规则类型集中在间距、宽度、包围、密度和天线五类。理解这五类规则在版图中的物理含义，是编写规则文件的第一步。

五类核心规则及其物理含义

间距（Space）约束同层或异层图形之间的最小距离，防止光刻分辨率不足导致桥连或漏电。例如 RDL 同层最小间距 2 µm，µBump 与相邻 RDL 走线间距 3 µm。宽度（Width）约束单条走线或单个焊盘的最小尺寸，保证刻蚀后仍能保持导通且电流密度不超标。包围（Enclosure/Overlap）描述一层图形必须被另一层覆盖的最小余量，典型如钝化层开口对凸点下金属（UBM）的包围、RDL 对 TSV 顶部的包围，包围不足会导致电镀时种子层外露或界面剥离。密度（Density）约束窗口内图形面积占比，控制 CMP 碟形凹陷和蚀刻负载效应，通常分最小密度与最大密度双向约束。天线（Antenna）约束导体面积与栅氧面积的比值，防止等离子刻蚀过程中电荷积累击穿薄栅氧，在封装中主要针对连接芯片 I/O 的长 RDL 走线。

规则文件语法与编写方法

Calibre 规则文件采用“层次声明 + 规则语句”的结构。封装 DRC 通常从导入 GDS 层号开始，再逐条定义规则。以下是一段可直接参考的 RDL 规则片段：

// 层定义
LAYER RDL        31
LAYER UBM        32
LAYER PASS       33
LAYER BUMP       34

// 间距规则：同层 RDL 最小间距 2 µm
RDL.SPACE.1 {
  @ 同层 RDL 走线最小间距
  SPACE(RDL) < 2.0
}

// 宽度规则：RDL 最小线宽 1.5 µm
RDL.WIDTH.1 {
  @ RDL 最小线宽
  WIDTH(RDL) < 1.5
}

// 包围规则：UBM 对钝化开口包围 ≥ 1 µm
UBM.ENC.PASS.1 {
  @ UBM 包围钝化开口
  ENCLOSURE(UBM, PASS) < 1.0
}

// 密度规则：窗口 100×100 µm，密度 30%~70%
RDL.DENSITY.1 {
  @ RDL 密度窗口检查
  DENSITY(RDL, WINDOW 100 100) < 0.30
  DENSITY(RDL, WINDOW 100 100) > 0.70
}

// 天线规则：导体面积/栅氧面积 ≤ 300
RDL.ANT.1 {
  @ RDL 天线比检查
  ANTENNA(RDL, GATE) > 300
}

语法要点：每条规则用大括号包裹，@ 后为注释说明，条件表达式使用 < 或 > 触发违规。层号必须与 PDK 或封装厂提供的 layer map 一致，否则规则会静默失效——这是新手最常见的错误来源。建议在规则文件开头用 LAYER MAP 显式声明，并在运行日志中确认层被正确识别。

典型 RDL / 凸点 / TSV 规则案例

以一块 2.5D 封装中介层为例，RDL 线宽/线距 2/2 µm，µBump 直径 25 µm、间距 40 µm，TSV 直径 10 µm、深宽比 10:1。对应的关键规则包括：RDL 与 µBump 的间距需 ≥ 3 µm，防止电镀时凸点底部种子层被侧向蚀刻；TSV 顶部 RDL 包围需 ≥ 2 µm，保证 TSV 铜暴露后的覆盖完整性；µBump 与 UBM 的包围需 ≥ 1.5 µm，避免界面空洞。这些数值来自工艺能力，不是随意设定，规则开发时必须与工艺整合工程师确认。

错误调试与结果分析

Calibre 运行后生成 .sum 汇总和 .results 数据库。调试时先看汇总中每条规则的违规数量，若某条规则违规数异常大（例如数万条），通常是层定义错误或规则条件写反，而非真实设计问题。用 calibre -rve 打开 RVE 逐条定位，观察违规标记是否落在真实图形边缘。常见问题包括：层号映射错误导致规则作用于空层；ENCLOSURE 参数顺序写反（应为“被包围层, 包围层”）；密度窗口单位与数据库单位不一致（µm 与 nm 混用）。修正后重新运行，确认违规数下降到合理范围，并抽查若干标记与版图对照，确认规则行为符合预期。