1. 先进封装物理验证概览

先进封装把原本发生在晶圆厂前道工序中的“微缩”任务，部分转移到了封装环节：芯片不再只是被引线键合到基板上，而是通过硅中介层、重布线层（RDL）、微凸点、硅通孔（TSV）等结构，在封装体内实现高密度互连。物理验证的对象也随之从单一芯片版图，扩展为“芯片—中介层—基板—封装体”的多层版图集合。理解这一变化，是掌握 Calibre 先进封装验证流程的起点。

一、先进封装技术演进：从 2.5D 到 3D 与 Chiplet

传统封装以引线键合为主，互连密度受焊盘间距限制。2.5D 封装（如 CoWoS）在芯片与基板之间加入硅中介层，芯片通过微凸点倒装到中介层上，中介层再用 TSV 与 C4 凸点连接基板，从而在芯片边缘之外提供高密度布线通道。3D 封装则进一步把芯片或存储堆叠在垂直方向，用 TSV 与混合键合实现层间直连，缩短互连长度、提升带宽。Chiplet 思路把大芯片拆分为多个小裸片，在同一封装内通过中介层或 RDL 互连，兼顾良率与复用。HBM 是典型代表：DRAM 裸片垂直堆叠，通过 TSV 与逻辑基片（base die）连接，再以宽总线接口与 GPU/加速器通信。InFO 则属于扇出型晶圆级封装，用 RDL 代替中介层，在成本与厚度上更具优势。

这些技术共同带来三个验证特征：一是版图层级多，芯片、中介层、基板各有独立版图与工艺规则；二是互连结构尺寸跨度大，从亚微米 RDL 到数十微米凸点并存；三是跨版图的连接关系必须整体校验，单看任一版图都无法判断封装是否可制造。

二、物理验证在封装中的角色

封装物理验证的核心任务，是确认“设计出来的互连结构”在几何上可制造、在电气连接上符合网表意图。它通常包含设计规则检查（DRC）、版图与原理图一致性检查（LVS）、以及针对封装特有的凸点、RDL、TSV 的专项检查。与芯片验证不同，封装验证必须处理跨版图引用：芯片的凸点阵列要与中介层顶层的微凸点焊盘对齐，中介层底层的 C4 凸点又要与基板焊盘对齐，任何一层偏移或缺失都会导致开路或短路。

因此，封装验证的输入不只是 GDS，还包括各层版图的层次映射、凸点坐标表、网表连接关系以及工艺规则文件。输出则是违规标记、连接比对报告和可追溯的检查结果。验证工程师需要判断：违规是真实缺陷，还是跨版图对齐造成的误报；连接差异是设计意图变更，还是网表提取遗漏。

三、Calibre 在先进封装验证中的定位与整体流程

Calibre 在先进封装验证中承担“统一规则引擎”的角色：用同一套规则语言描述芯片、中介层、基板的几何与连接约束，并通过层次化处理应对大规模版图。典型流程如下：先准备各层版图与规则文件，完成层次映射与坐标对齐；再运行 DRC，检查 RDL 线宽/间距、凸点开窗、TSV 环状结构等；随后运行 LVS，从版图提取器件与网络，与原理图网表比对，重点确认跨版图连接；最后对违规进行分类、定位与修复，并复跑确认收敛。

从工程实践看，Calibre 先进封装验证的难点不在单条规则，而在“跨版图对齐”和“层次化处理”。例如，芯片顶层微凸点阵列与中介层顶层焊盘必须逐点对应，若芯片旋转 90° 或镜像，坐标变换必须显式定义并全文一致。规则文件中通常用层映射把不同 GDS 的层号统一到同一逻辑层，再用坐标变换把各层对齐到封装坐标系。运行 DRC 时，Calibre 会按层次化方式展开重复阵列，避免对每个凸点单独计算，从而在数万至数十万凸点规模下仍可完成检查。

LVS 阶段，版图提取器从各层版图中识别金属互连、TSV、凸点等连接元素，生成封装级网络表，再与设计网表比对。若某条 HBM 通道在中介层上被误连到相邻网络，LVS 会报告网络不匹配；若某凸点未开窗，DRC 会报告开窗缺失。工程师需要结合版图视图与报告定位问题，判断是修改版图、调整规则，还是修正层映射。只有 DRC 与 LVS 均无未解释违规，且跨版图连接与设计意图一致，才可认为该封装版本通过物理验证。