2. Allegro整改环境与工具准备
在开始任何信号完整性整改之前，先把“工具入口”和“数据通路”理顺，比急着改线更重要。Allegro 的整改能力并不是集中在一个菜单里，而是分散在约束管理、叠层编辑、Sigrity 协同仿真和报告输出四条路径上。本节的目标是让你清楚：每个功能在哪个入口、它读写什么数据、整改时先动哪一个、结果又从哪里导出。
一、Constraint Manager：整改的“规则中枢”
Constraint Manager（约束管理器）是 Allegro 中所有电气规则的唯一权威来源。整改时最常打交道的对象是 Net、XNet、Bus、Differential Pair 和 Relative Propagation Delay。入口在菜单 Setup → Constraints → Constraint Manager，或直接点击工具栏的 CM 图标。
打开后左侧是对象树，右侧是工作表。整改中最常用的工作表有三类：
- Electrical → Routing → Relative Propagation Delay：用于等长组整改，设定目标线与容差（如 ±25 mil）。
- Physical → All Layers → Line Width：用于阻抗控制线宽整改，配合叠层计算出的目标线宽。
- Spacing → All Layers → Line to Line：用于串扰整改，设定不同网络类之间的间距规则。
一个关键操作是“规则优先级”。当同一网络同时被 Net Class、Region 和 Pin Pair 规则覆盖时，Allegro 按 Pin Pair > XNet > Net Class > Default 的顺序生效。整改时若发现规则不生效，先检查是否被更高优先级的对象覆盖。例如某 DDR 数据线在 Net Class 中设了 ±50 mil，但某个 Pin Pair 被单独设成 ±10 mil，实际就会按 ±10 mil 检查。
Tools → Reports → Constraint Manager 导出当前规则快照，作为整改前后的对比基线。二、Sigrity 协同：把版图送进仿真
Allegro 与 Sigrity 的协同入口主要有两个：一是 Tools → Sigrity 下的 PowerSI、SystemSI、Speed2000 等直接启动项；二是通过 File → Export → Sigrity 导出 .spd 文件，再在 Sigrity 中打开。前者适合快速提取，后者适合需要反复迭代的整改。
协同过程中最容易被忽略的是“叠层与材料映射”。Allegro 的叠层编辑器里定义了介质厚度和 Dk/Df，但 Sigrity 读取时若材料库中没有对应名称，会回退到默认值，导致阻抗和损耗结果偏差。整改前应在 Setup → Cross-section 中确认每层材料名与 Sigrity 材料库一致，或直接在 Sigrity 中重新指定。
另一个关键参数是仿真频率范围。整改高速信号时，建议扫描范围至少覆盖到信号带宽的 3 倍。例如 5 Gbps 信号，基频 2.5 GHz，建议扫到 7.5 GHz 以上，才能看到过孔和连接器的高频谐振。提取完成后，Sigrity 会生成 S 参数模型，可回注到 Allegro 的 Analyze → SI/EMI Sim 中做快速验证。
三、叠层编辑器：整改的物理基础
叠层编辑器入口在 Setup → Cross-section。整改时它主要承担三件事：调整介质厚度以改变阻抗、调整铜厚以改变损耗、调整层序以改善参考平面连续性。
一个典型整改场景：某 8 层板原叠层为 Top-GND-SIG-SIG-PWR-GND-BOT，信号层 3 和 4 相邻且无参考平面隔离，导致串扰超标。整改方案是把层序改为 Top-GND-SIG-PWR-GND-SIG-BOT，让每个信号层都紧邻参考平面。在 Cross-section 编辑器中，直接拖动层行调整顺序，然后点击 Calculate 重新计算阻抗。注意：层序改变后，原有关联的过孔和平面分割需要同步更新，否则会出现悬空参考。
叠层编辑器中还有一个常被忽略的字段：Shield 标记。把某层标记为 Shield 后，Allegro 在自动布线时会优先在该层铺地，这对整改串扰很有帮助。但 Shield 层不能走信号，否则规则冲突。
四、报告输出：整改的证据链
整改不能只靠“感觉好了”，必须有可输出的证据。Allegro 的报告入口集中在 Tools → Reports，整改常用的有：
- Constraint Manager Report：导出所有规则的当前值与违反项，用于整改前后对比。
- Dangling Lines/Vias Report：检查整改后是否有悬空线或过孔，避免引入新的开路。
- Etch Length Report：导出每条网络的实际走线长度，用于等长整改验证。
- Cross-section Report：导出叠层参数，作为阻抗整改的存档。
报告默认输出为 .rpt 文本文件，也可通过 File → Export → CSV 转为表格。建议整改时建立“规则快照—仿真结果—报告输出”三件套，每次改动后重新导出，形成可追溯的整改记录。
五、整改前的环境检查清单
在正式动手改线之前，建议按以下顺序完成环境准备，避免中途返工：
| 检查项 | 入口 | 合格标准 |
|---|---|---|
| 约束规则已加载 | Constraint Manager | 所有关键网络有明确规则，无 Default 兜底 |
| 叠层材料与 Sigrity 一致 | Cross-section / Sigrity 材料库 | Dk/Df 偏差 < 5% |
| 仿真频率覆盖带宽 | Sigrity 扫描设置 | ≥ 3 倍信号基频 |
| 报告输出路径可写 | Tools → Reports | 能成功导出 .rpt 文件 |
| 版本与库路径正确 | Setup → User Preferences | devpath、padpath 指向当前项目库 |
devpath 或 padpath 指向旧库，Sigrity 提取的过孔模型会与实际封装不符，导致整改方向错误。整改前务必用 Tools → Padstack → Modify Design Padstack 确认当前使用的焊盘库路径。把上述四个入口和一条数据通路理顺后，后续的等长整改、阻抗调整、串扰抑制和仿真验证才有稳定的操作基础。工具入口本身不复杂，复杂的是它们之间的数据依赖关系——规则决定布线，叠层决定阻抗，仿真验证规则，报告固化证据。理解这条链路，整改才能从“试错”变成“可复现的工程动作”。