1. 课程导入与整改认知
在高速数字系统里，信号完整性（Signal Integrity，SI）问题往往不是“板子能不能跑起来”的问题，而是“能不能稳定、批量、长期地跑起来”的问题。很多工程师第一次接触整改，是因为样机在实验室能点亮，但小批量时出现误码、偶发死机、DDR训练失败、PCIe链路降速，或者EMC测试余量不足。此时再回头改板，代价极高。因此，本课程的第一件事不是讲某个菜单怎么点，而是建立一套清晰的整改认知：我们要把什么改到什么程度，问题从哪里来，Allegro在整个链条中承担什么角色。
一、整改的目标：不是“能跑”，而是“有裕量地稳定工作”
高速PCB信号完整性整改的目标，可以概括为三句话：让信号在接收端仍然可被正确判决；让时序在工艺、电压、温度波动下仍有裕量；让噪声与串扰不把裕量吃掉。换句话说，整改不是把波形修得“好看”，而是把系统从“临界可用”推到“有设计余量”。
实际项目中，我们通常用一组可观察的指标来判断整改是否达成目标。例如：
- 眼图：眼高、眼宽是否满足协议模板，通常要求眼高余量≥20%、眼宽余量≥15%（示例目标，具体以协议为准）。
- 过冲/下冲：一般控制在信号摆幅的10%～15%以内，避免长期损伤接收端ESD结构。
- 单调性：时钟、选通、复位等关键信号上升沿必须单调，不允许回勾。
- 时序裕量：建立/保持时间在PVT角下仍为正，DDR类接口常用训练窗口或写电平化结果判断。
- 串扰：受害线噪声峰值一般要求低于信号摆幅的5%～10%。
- 阻抗连续性：单端50Ω、差分100Ω（常见约定），TDR曲线不允许出现大的阶跃反射。
这些指标不是孤立的。整改的本质，是在驱动能力、传输线阻抗、拓扑结构、参考平面、过孔、端接、电源噪声之间做权衡。很多时候，把过冲压下去，边沿就变缓，时序裕量反而变小；把串扰拉开，布线层数或面积又不够。因此，整改必须带着“代价意识”去做。
二、常见问题分类：先定位，再动手
高速PCB的SI问题，按现象和根因可以分成几大类。分类的意义在于：不同类别对应不同的排查顺序和整改手段，避免“一上来就加端接”或“一上来就换叠层”。
| 问题类别 | 典型现象 | 常见根因 | 优先排查方向 |
|---|---|---|---|
| 反射与阻抗失配 | 过冲、下冲、振铃、眼图闭合 | 线宽突变、过孔残桩、连接器阻抗不连续、端接不当 | TDR、拓扑、端接位置 |
| 串扰 | 相邻线噪声、误触发、眼高下降 | 平行走线过长、间距不足、参考平面分割 | 3W/4W规则、层间正交、包地 |
| 时序问题 | 建立/保持违例、训练失败、读写窗口偏移 | 走线长度不匹配、负载不均、时钟偏斜 | 等长、Fly-by与T型拓扑、时钟树 |
| 电源完整性 | 抖动增大、误码、地弹 | 去耦不足、平面阻抗高、回流路径断裂 | PDN阻抗、回流过孔、平面分割 |
| EMI/EMC | 辐射超标、共模噪声 | 边沿过快、电缆天线效应、地环路 | 边沿速率、滤波、屏蔽与接地 |
需要强调的是，现象与根因不是一一对应。眼图闭合可能是反射，也可能是串扰或电源噪声。因此，整改流程通常是“先测量、再假设、后验证”，而不是凭经验直接改。Allegro在这里的价值，是让我们在物理实现层面快速定位并验证这些假设。
三、Allegro在整改流程中的角色定位
Allegro不是仿真器，也不是示波器，它是高速PCB物理实现的中心平台。在整改流程中，它主要承担四件事：
- 约束管理：把SI要求翻译成可执行的规则，如线宽、间距、阻抗、等长、过孔数量、拓扑结构。Constraint Manager是整改的“规则中枢”。
- 拓扑与布局检查：通过Cross-section、Stackup、Topology、Rat等工具，确认叠层、参考平面、器件摆放是否支持目标阻抗与回流路径。
- 布线质量核查：检查过孔残桩、跨分割、参考平面切换、回流过孔、差分对耦合一致性等物理细节。
- 与仿真/测量联动：导出S参数、IBIS模型或ODB++，供Sigrity、HyperLynx或实验室TDR/VNA使用，形成“设计—仿真—测量”闭环。
换句话说，Allegro负责把“电气意图”变成“物理现实”，并保证这个现实可被验证。整改时，如果只改原理图或只换端接，而不回到Allegro检查实际走线与叠层，往往会出现“仿真通过、实测失败”的落差。
四、从“认知”到“动作”：整改的第一步做什么
当你拿到一块有SI问题的板子，建议按下面的顺序建立整改工作区，而不是立刻改线：
- 确认现象与测试条件：记录速率、码型、温度、电压、探头位置、参考点。例如DDR4-3200，VDDQ=1.2V，测试点在接收端球下过孔，使用差分探头带宽≥8GHz。
- 在Allegro中打开Constraint Manager：核对目标阻抗、等长组、差分对、拓扑规则是否与设计意图一致。很多“整改”其实是约束没写对。
- 检查叠层与参考平面：确认信号层相邻平面完整，回流路径连续。若发现跨分割，优先记录为高嫌疑项。
- 定位关键网络：用Net Schedule或Topology查看时钟、选通、数据组的实际拓扑，确认是否存在长 stub、T型分支或过孔残桩。
- 导出验证数据：将关键网络导出为S参数或ODB++，送入仿真工具做眼图与时序预判，再与实测对比。