4. 高速数字板布局规划与器件摆放

高速数字板的布局质量，在很大程度上决定了后续布线的可行性与整板的信号完整性。与低速板“先连通再优化”的思路不同，高速板布局必须在一开始就回答三个问题：信号从哪里来、往哪里去；电源从哪里进、如何分区；时钟由谁产生、如何隔离与分配。Allegro 的 Placement 工具与飞线（Ratline）分析能力，正是把这三个问题从“纸面规划”落到“板上坐标”的关键手段。

一、布局规划的三个约束维度

模块化布局的本质，是把整板按功能与约束切分成若干可独立摆放的模块，再确定模块之间的相对位置。判断模块位置是否合理，主要看三个维度：

• 信号流向：高速链路应尽量保持直线或短折线，避免在板上绕行。例如 SerDes 发送端到连接器、DDR 控制器到内存颗粒，方向一旦确定，器件朝向与相对位置就基本锁定。
• 电源分区：不同电源域（如 0.9V 核心、1.8V IO、3.3V 外设、1.2V DDR）应各自成区，减少跨区走线与平面分割。大电流器件靠近电源模块，敏感模拟电源远离开关电源。
• 时钟区域：晶振、时钟发生器、时钟缓冲器应集中布置，远离高噪声开关电源与高速数据总线，并预留包地与隔离空间。

这三个维度往往互相冲突。例如把 DDR 靠近 CPU 有利于信号流向，但可能挤压电源模块空间。此时应优先保证信号完整性最敏感的链路，再通过层叠与平面设计补偿电源与时钟需求。

二、用 Placement 工具完成关键器件预摆放

在 Allegro 中，预摆放通常从“关键器件”开始，而不是从连接器或小元件开始。关键器件包括：主芯片（CPU/FPGA/交换芯片）、内存颗粒、高速连接器、时钟器件、电源模块。操作流程如下：

1. 在 Placement 模式下，先放置结构定位器件（连接器、安装孔、定位柱），锁定其坐标，作为整板基准。
2. 放置主芯片，使其高速接口朝向对应连接器或内存方向，减少后续走线交叉。
3. 按信号流向依次放置内存、PHY、时钟、电源模块，每放一类器件就检查一次飞线密度。
4. 对已确定位置的器件执行 Fix，避免后续误移动。

预摆放阶段不必追求所有去耦电容、上拉电阻就位，但关键器件的相对位置与朝向必须确定。一个实用的判断标准是：如果主芯片与内存之间的飞线呈扇形均匀散开、没有大量交叉，说明朝向基本正确；如果飞线在某一侧严重堆积，说明器件角度或位置需要调整。

三、飞线分析：布局是否合理的直接反馈

飞线是 Allegro 根据网表自动生成的逻辑连接线，它不代表实际走线，但能直观反映连接关系与布线难度。布局阶段应重点观察三类飞线：

• 交叉飞线：大量交叉意味着器件相对位置或角度不合理，应优先调整。
• 长飞线：跨越整板的飞线往往对应高速或敏感网络，应缩短或重新分配引脚。
• 飞线密度：某区域飞线过密，说明该区域布线通道不足，需要预留更多空间或调整层叠。

Allegro 提供 Show Ratsnest 与 Net Schedule 等命令，可按网络、按模块显示飞线。实际操作中，建议先关闭电源与地飞线，只保留信号飞线，避免视觉干扰；再按总线分组查看，例如单独显示 DDR 数据组、地址组、时钟组，逐组确认走向。

四、模块化布局的落地顺序

综合信号、电源、时钟三个维度，推荐的落地顺序是：先结构后功能，先大后小，先高速后低速，先敏感后普通。具体可参考下表：

需要强调的是，模块化布局不是把器件按功能“堆”在一起，而是让每个模块内部的连接最短、模块之间的接口最清晰。例如 DDR 模块内部，颗粒与控制器之间的数据线应尽量等长、同层；模块对外只保留电源、时钟与控制信号接口，减少跨模块飞线。

五、布局阶段的常见问题与判断

布局阶段最常见的问题是“看起来放得下，布起来走不通”。判断布局是否合格，可以在预摆放完成后做一次快速评估：

• 主要高速链路是否能在两层以内完成扇出与连接；
• 电源平面是否被器件引脚或过孔过度切割；
• 时钟器件周围是否有足够空间做包地与隔离；
• 飞线交叉率是否在可接受范围，是否存在明显绕行。

如果以上任一条件不满足，应回到 Placement 调整，而不是等到布线阶段再补救。高速板布局的返工成本远高于布局阶段多花的时间。

上图以一块典型高速数字板为例，展示了连接器、主芯片、DDR、时钟与电源模块的相对位置，以及各类飞线的走向。可以看到，高速信号飞线从主芯片向连接器方向呈扇形散开，DDR 飞线集中在主芯片右侧，时钟飞线单独从时钟区引向主芯片，电源飞线则从电源模块垂直向上供给。这种布局在飞线层面已经具备较好的可布线性，后续布线阶段只需按模块细化即可。

完成关键器件预摆放与飞线分析后，应输出一份布局确认记录，至少包含：关键器件坐标、模块划分、主要高速链路走向、电源分区、时钟隔离措施，以及遗留问题。这份记录既是布线阶段的输入，也是后续评审与复盘的依据。