📚 课程目录第3章约束管理器（Constraint Manager）入门

3. 约束管理器（Constraint Manager）入门

在 Allegro 中，Constraint Manager（约束管理器）是高速数字板设计的“规则中枢”。它把原本散落在 PCB 编辑器里的线宽、间距、等长、拓扑等设置，统一收拢到一个以网络（Net）和网络类（Net Class）为对象的规则数据库中。理解它的关键，不是记住菜单在哪，而是理解三层结构：物理约束（Physical）管“线多宽、过孔多大”，间距约束（Spacing）管“线与线、线与铜之间留多远”，电气约束（Electrical）管“信号怎么走、走多长、以什么拓扑走”。三者共同构成一个网络从“能连通”到“能高速工作”的完整规则集。

约束管理器采用“对象—规则集—赋值”的组织方式。左侧工作簿按 Physical、Spacing、Electrical 等类别展开，每一类下又按 Net、Net Class、Differential Pair、Bus 等对象组织。规则本身存放在 Constraint Set（约束集）中，再把约束集赋给对象。这种“规则集复用”的机制，使得同一类信号（例如所有 DDR 数据线）只需维护一份规则，避免逐条网络重复设置。

一、物理约束：先定“线怎么画”

物理约束决定走线的几何形态。最常用的是 Line Width（线宽）。在 Constraint Manager 的 Physical 工作簿中，选中 Net Class 后，可在“Line Width”列填入最小线宽、最大线宽和首选线宽。例如某 4 层板信号层铜厚 1 oz，常规信号线宽设为 6 mil，电源网络设为 20 mil。若某段走线需要收窄以穿过 BGA 出线区，可设置 Neck Width（短颈线宽）为 4 mil，并限定 Neck 长度不超过 200 mil，避免长距离细线带来阻抗突变。

过孔同样属于物理约束。Via 列可指定允许的过孔类型（如通孔、盲埋孔）以及每条网络允许的最大过孔数量。对高速差分对，通常限制过孔数量为 2 个以内，以减少寄生电容和阻抗不连续。设置完成后，Allegro 在布线时会自动采用首选线宽，并在违反最小/最大线宽时给出 DRC 提示。

二、间距约束：再定“彼此离多远”

间距约束在 Spacing 工作簿中设置，核心是“不同对象之间允许的最小距离”。它按对象类型成对定义，例如 Line to Line、Line to Via、Line to Shape、Via to Via 等。典型做法是：先建立一个 Default 间距规则集，把 Line to Line 设为 6 mil；再为高速差分对建立专用规则集，把差分对内部间距设为 5 mil，差分对与其他网络间距设为 15 mil，以降低串扰。

间距约束还支持 Same Net Spacing（同网络间距），用于控制同一网络自身走线、过孔、铜皮之间的最小距离，避免自耦合。设置时要注意单位统一，Allegro 默认使用 mil 或 mm，切换单位后所有数值会按比例换算，但规则集本身不会自动“重新设计”，因此建议在项目初期就确定单位制并保持一致。

三、电气约束：最后定“信号怎么走”

电气约束是高速设计的重点，主要包括 Relative Propagation Delay（相对传播延迟，即等长）、Total Etch Length（总走线长度）、Pin Delay（引脚延迟）和 Topology（拓扑）。以一组 8 位 DDR 数据线为例，若要求组内等长误差不超过 ±25 mil，可在 Electrical 工作簿中选中该 Net Class，在 Relative Propagation Delay 列设置 Delta:Tolerance 为 25 mil，并指定一个基准网络（通常是最长的那条）。Allegro 会实时计算每条网络与基准的差值，超出容差即报错。

对于差分对，还需设置 Diff Pair Phase（相位容差）和 Uncoupled Length（非耦合长度）。例如某对 100 Ω 差分线，要求相位误差不超过 5 mil，非耦合段不超过 150 mil。这些参数直接影响共模噪声和 EMI，必须结合叠层阻抗一起考虑。

约束集（Constraint Set）是复用的关键：把一组规则命名保存后，可同时赋给多个 Net Class 或 Diff Pair。修改规则集，所有引用它的对象同步生效，避免逐条修改。

四、验证规则是否真正生效

规则设置完成后，必须验证。最直接的方式是开启 Online DRC，在布线过程中观察是否出现违规标记。更系统的做法是执行一次完整 DRC 检查，在 Constraint Manager 中查看各对象的约束状态图标：绿色对勾表示满足，黄色感叹号表示接近边界，红色叉号表示违反。对于等长约束，可打开 Electrical 工作簿的 Relative Propagation Delay 页面，直接读取每条网络的实际长度与差值。

若发现违规，应回到对应规则集调整参数，而不是在 PCB 上强行修改走线。例如等长超差时，优先检查是否漏设了 Pin Delay，或基准网络选择是否合理。调整后重新运行 DRC，直到 Violation 列表清空。最后可导出约束报告（Constraint Report），作为设计交付的一部分，记录本板实际采用的线宽、间距、等长容差等关键规则。

常见误区：只设了物理和间距约束，却忘记把电气约束赋给对应的 Net Class。此时等长规则不会生效，DRC 也不会报错，容易在后期才发现时序问题。建议每建一个规则集，立即确认它已被正确引用。

掌握约束管理器的本质，是把“设计意图”翻译成“可检查的规则”。物理约束保证可制造性，间距约束保证信号完整性基础，电气约束保证时序与拓扑正确。三者配合，才能让高速信号在规则的保护下稳定工作。