4. ADI高速DAC数据手册精读
高速DAC选型与设计的第一步不是画原理图，而是把数据手册读“薄”——从几十页里抽出真正约束系统性能的那几组数字。AD9767、AD9744、AD9152分别代表了三代不同的接口与工艺：AD9767是双通道14位、并行LVCMOS输入的电流输出型DAC；AD9744是单通道14位、同样并行输入的升级版；AD9152则是16位、JESD204B串行接口的高性能DAC。三者的参数体系差异很大，但精读方法是一致的：先锁定分辨率、更新率、输出形式与接口，再核对时序窗口，最后用极限条件划定安全边界。
一、关键参数：先分清“静态精度”与“动态性能”
数据手册的Specifications表通常分为DC精度和AC动态性能两块。DC部分要抓四个数：分辨率（Bits）、积分非线性INL、微分非线性DNL、增益与失调误差。以AD9744为例，14位分辨率下INL典型值为±1.0 LSB、最大±2.5 LSB，DNL典型±0.5 LSB、最大±1.0 LSB。DNL超过±1 LSB意味着传输函数出现非单调，在波形重建中会表现为码跳变处的台阶或毛刺，因此DNL是比INL更硬的约束。
AC部分的核心是奈奎斯特输出频率下的SFDR（无杂散动态范围）和SNR。AD9744在fOUT=10 MHz、fCLK=210 MSPS条件下，SFDR典型值约75 dBc；当输出频率升到40 MHz，SFDR会下降到约60 dBc。这个下降趋势说明：DAC的SFDR随输出频率升高而恶化，因为输出频谱中的镜像分量和时钟馈通随频率上升而增强。AD9152在同样条件下SFDR可保持在80 dBc以上，原因在于其16位分辨率和JESD204B接口带来的更低时钟抖动敏感度。
另一个容易被忽略的参数是满量程输出电流IFS。AD9767/AD9744的IFS由外部RSET电阻决定，典型关系为IFS=32×IREF，而IREF=VREFIO/RSET。若取VREFIO=1.2 V、RSET=1.92 kΩ，则IREF=625 µA，IFS=20 mA。这个电流直接决定输出功率和负载电阻上的电压摆幅，是后续模拟前端设计的起点。
二、时序图：建立/保持窗口与流水线延迟
并行接口DAC的时序图核心是“数据在时钟沿前必须稳定多久”。AD9744的数据手册给出：在fCLK=210 MSPS下，数据建立时间tSU最小为0.5 ns，保持时间tH最小为0.25 ns。这两个数字看似宽松，但必须结合FPGA输出时钟到DAC输入时钟的走线偏斜一起算。若时钟走线比数据走线长10 mm，在FR-4上约产生60 ps的偏斜，已经吃掉建立窗口的12%。因此高速并行DAC的PCB布局要求数据和时钟等长，且时钟通常需要走差分对。
AD9152的JESD204B接口时序则完全不同。它不关心单端建立/保持，而是关心SERDES的均衡、链路建立和确定性延迟。数据手册中的时序图会标出SYNC~信号的断言/解除断言时刻、8B/10B编码后的字符边界，以及从SYSREF采样到链路对齐的固定延迟。设计者需要关注的是：SYSREF与器件时钟的建立/保持窗口（通常要求SYSREF在时钟上升沿前后各数百ps内稳定），以及多片DAC之间的确定性延迟是否一致。若不一致，多通道波形合成的相位关系就会漂移。
三、极限条件与推荐工作条件的区别
数据手册开头的Absolute Maximum Ratings表是“不损坏”边界，不是“能工作”边界。AD9744的AVDD极限为-0.3 V到+3.9 V，但推荐工作范围是3.0 V到3.6 V，典型值3.3 V。若把AVDD设在3.8 V，器件可能暂时工作，但长期可靠性下降，且SFDR等指标不保证。设计电源时，3.3 V轨的容差应控制在±5%以内，即3.135 V到3.465 V。
另一个关键极限是结温TJ。AD9744的TJ最大150°C，而热阻θJA在48引脚LQFP封装下约50°C/W。若功耗PD=0.5 W，环境温度TA=70°C，则TJ=70+0.5×50=95°C，距150°C有55°C余量。但若环境温度升到105°C，TJ=130°C，余量只剩20°C，此时必须加散热片或降低功耗。功耗主要来自IFS和电源电压：PD≈VDD×IFS+数字功耗。降低IFS到10 mA可将模拟功耗减半，但输出功率也减半，需要权衡。
四、三款器件的参数对比与选型判断
| 参数 | AD9767 | AD9744 | AD9152 |
|---|---|---|---|
| 分辨率 | 14位双通道 | 14位单通道 | 16位单通道 |
| 最大更新率 | 125 MSPS | 210 MSPS | 2.5 GSPS |
| 接口 | 并行LVCMOS | 并行LVCMOS | JESD204B |
| SFDR@10MHz | 约70 dBc | 约75 dBc | 约85 dBc |
| I_FS范围 | 2~20 mA | 2~20 mA | 可编程 |
| 典型应用 | 双通道I/Q基带 | 单通道任意波 | 宽带射频合成 |
选型时先看更新率是否满足信号带宽的奈奎斯特要求，再看接口能否与FPGA/ASIC对接。若系统需要双通道I/Q且更新率低于125 MSPS，AD9767的并行接口最简单，无需SERDES配置。若需要210 MSPS单通道，AD9744是直接升级。若需要GHz级更新率和16位精度，AD9152的JESD204B是唯一选择，但必须接受链路建立、SYSREF对齐和确定性延迟的复杂度。
最后提醒一个常见误读：数据手册中的“典型值”是在25°C、标称电源、特定输出频率下测得的，不是保证值。设计余量应基于最大值/最小值，而非典型值。例如AD9744的INL最大±2.5 LSB，若系统要求DNL<±1 LSB，就必须确认所选批次的实际DNL分布，必要时通过出厂测试筛选或增加校准环节。