2. 高速DAC核心架构解析

高速DAC的架构选择,本质上是在“速度、分辨率、动态性能、功耗、面积、成本”之间做取舍。理解电流舵(Current Steering)、R-2R梯形电阻、Σ-Δ(Sigma-Delta)三类主流架构的工作机理与边界条件,是读懂ADI产品线定位、完成正确选型的前提。本节先拆解三种架构的电流/电荷/码流转换本质,再给出可操作的选型判断路径。

一、电流舵架构:高速场景的主力

电流舵DAC的核心思想是:把数字码直接映射为若干路恒流源的“开/关”组合,再在输出端求和。每一位对应一个按二进制加权的电流源(如1×、2×、4×…),或采用温度计编码把高位拆成等权电流源。输出电流 I_out = I_LSB × D,其中D为输入码的十进制值,I_LSB为单位电流源。由于电流源始终工作在饱和区,切换的是电流路径而非电压建立,因此建立时间极短,典型更新率可达1 GSPS以上,高端产品甚至超过10 GSPS。

电流舵的代价在于失配与开关毛刺。二进制加权结构中,最高位电流源是LSB的2^(N-1)倍,工艺失配会直接造成DNL恶化,甚至非单调。因此高位通常采用温度计编码,把大电流源拆成2^M-1个等权单元,配合动态匹配(如随机化、DEM)抑制失配。开关瞬间的电荷注入与时钟馈通会产生码相关毛刺,在频谱上表现为杂散,这是电流舵DAC SFDR指标的主要限制因素。

二、R-2R架构:精度与成本的折中

R-2R梯形网络利用电阻分压原理,从参考电压逐级二分得到各位权重。其优点是电阻种类少、版图匹配性好、分辨率容易做高(16~20位常见),且输出为电压型,后级驱动简单。但R-2R的建立时间受RC时间常数与开关寄生电容限制,更新率通常低于电流舵,多在百MSPS量级。此外,梯形网络对电阻匹配和开关导通电阻一致性敏感,高位切换时同样存在毛刺,且功耗随码值变化,导致电源电流调制。

三、Σ-Δ架构:用速度换分辨率

Σ-ΔDAC不直接输出每位权重,而是通过过采样、噪声整形和1位(或多位)量化,把量化噪声推到高频,再用数字滤波器或模拟低通滤除。其优势是分辨率极高(可达24位)、线性度好、对元件匹配要求低,适合音频、精密控制等窄带场景。但Σ-Δ的输出是高速码流,需要重建滤波器,且环路延迟使其难以直接用于GHz级任意波形生成。在高速波形生成系统中,Σ-Δ更多出现在辅助通道或低速高精度偏置路径。

三类高速DAC架构的信号转换路径与选型边界 电流舵 Current Steering 数字码 → 恒流源开关阵列 → 电流求和 D[0] D[1] D[N-1] I×1 + I×2 + … + I×2^(N-1) I_out 电流输出 R-2R 梯形电阻 数字码 → 电阻分压网络 → 电压求和 D[0] D[1] D[N-1] R / 2R 分压 + 开关选通 V_out 电压输出 Σ-Δ 过采样噪声整形 数字码 → 调制器 → 1bit码流 → 滤波 D_in 环路 量化 过采样 + 噪声整形 + 数字滤波 高分辨率窄带输出 关键维度对比 更新率 电流舵:最高(>1 GSPS) R-2R:中(百MSPS) Σ-Δ:低(过采样码流) 分辨率 电流舵:8~16位 R-2R:12~20位 Σ-Δ:16~24位 动态性能 电流舵:SFDR受毛刺限制 R-2R:建立时间受限 Σ-Δ:带内线性度优 选型判断路径 需要 >500 MSPS? 是 → 电流舵 否,需高精度 → R-2R 窄带高分辨率 → Σ-Δ

四、ADI产品线定位与选型依据

ADI的高速DAC产品线大致可按架构与速率分层。电流舵方向以AD97xx、AD916x系列为代表,覆盖从数百MSPS到10 GSPS以上,面向雷达、电子战、高速任意波形生成、光通信驱动等场景;其中AD9164等器件集成插值滤波器与数字上变频,可直接在DAC内部完成频谱搬移,降低FPGA接口速率压力。R-2R方向以AD55xx、AD57xx系列为代表,分辨率高、建立时间适中,适合精密仪器、工业控制、医疗成像中的波形合成。Σ-Δ方向则以AD57xx/AD74xx中的高精度音频与精密通道为主,用于低速高分辨率偏置与校准路径。

选型时建议按以下顺序判断:第一,看更新率需求。若目标信号带宽超过100 MHz或需要直接合成GHz级载波,电流舵几乎是唯一选择。第二,看分辨率与线性度。若要求16位以上且更新率低于200 MSPS,R-2R在成本与精度上更均衡。第三,看输出形式与后级接口。电流舵输出为电流,需外接运放或变压器做I/V转换;R-2R输出为电压,驱动更直接;Σ-Δ输出为码流,必须配重建滤波器。第四,看动态性能指标。电流舵重点看SFDR与IMD,R-2R重点看建立时间与DNL,Σ-Δ重点看带内SNR与THD。第五,看集成度与接口。是否需要JESD204B/C、是否内置NCO与插值、是否支持多通道同步,都会直接影响系统架构与FPGA资源分配。

在高速波形生成系统中,电流舵DAC的SFDR往往由输出网络与时钟质量共同决定。即使DAC本身SFDR达到70 dBc,若时钟抖动为1 ps rms,在1 GHz输出时SNR会被限制在约44 dB,因此选型时必须把时钟源与DAC指标放在同一链路中评估。

五、教学示例:1 GSPS、14位电流舵DAC的选型核对

假设需要生成中心频率200 MHz、带宽40 MHz的雷达线性调频信号,更新率1 GSPS,分辨率14位。按上述路径:更新率1 GSPS > 500 MSPS,直接进入电流舵分支。进一步核对:14位分辨率在电流舵中属于中高段,需确认DNL与INL是否满足±1 LSB;输出为电流型,需配置差分变压器或差分运放做I/V转换,并注意输出共模与负载电阻取值;接口若采用JESD204B,需确认lane速率与FPGA收发器匹配;若需要数字上变频,优先选择内置NCO与插值滤波器的型号,以降低FPGA逻辑资源占用。该示例中的参数为教学假设,实际选型应以数据手册与系统链路预算为准。

综上,电流舵、R-2R、Σ-Δ并非互相替代,而是分别占据“高速、高精度中速、窄带超高精度”三个生态位。掌握三者的转换机理与限制因素,再结合更新率、分辨率、输出形式、动态指标与接口集成度五个维度,就能在ADI产品线中快速锁定合适器件,并为后续的时钟、输出网络与FPGA接口设计打下基础。