1. 课程导入与工程全景
在雷达、任意波形发生、5G基站、量子控制、高速仪器等系统中，波形生成链路的核心任务可以概括为一句话：把数字域中已经算好的采样序列，在确定的时刻、以确定的幅度、按确定的时钟节拍，转换成模拟波形。ADI的高速DAC（数模转换器）正是这条链路中"数字到模拟"的最后一环，也是决定整机带宽、动态范围、通道一致性和相位确定性的关键器件。
理解高速DAC，不能只把它当作一个"把数字变成电压"的芯片。它同时处在三个约束的交汇点上：数字侧受采样率、数据接口带宽、JESD204B/C链路和FPGA资源约束；模拟侧受输出带宽、建立时间、无杂散动态范围（SFDR）、噪声谱密度约束；系统侧还受时钟抖动、通道间偏斜、电源噪声和温度漂移约束。本课程后续章节将围绕这三类约束逐层展开。
典型波形生成信号链
一个完整的ADI高速DAC波形生成系统，通常由以下环节串联构成：
- 波形计算与数据组织：在FPGA或主机中生成正弦、线性调频、多音、调制或任意波形采样点，按DAC位宽和通道数组织成帧。
- 数字上变频与插值：通过DUC、半带滤波器、CIC或FIR插值，把基带采样率提升到DAC更新率附近，同时抑制镜像。
- JESD204B/C串行链路：以SerDes高速串行方式把多通道数据从FPGA送到DAC，涉及Lane数、M/N/N'、S、F、K等参数。
- DAC核心：电流舵或电压输出结构，按采样时钟把数字码转换为模拟电流/电压，输出更新率可达GSPS量级。
- 模拟输出网络：巴伦、变压器、匹配网络、低通或带通滤波器，把差分电流转换为单端或差分电压并抑制带外杂散。
- 时钟与同步：低抖动采样时钟、SYSREF、同步信号，保证多片DAC和多通道之间的确定性延迟。
下图给出该信号链的工程全景，重点标出数字域、接口域、模拟域和时钟域四个边界，以及每个边界上最值得关注的指标。
四个域边界上的关键指标
把信号链拆成四个域之后，每个域都有明确的"验收指标"，这比笼统地看"输出波形好不好"更容易定位问题。
| 域 | 核心指标 | 典型观察方式 | 常见问题 |
|---|---|---|---|
| 数字域 | 采样率、位宽、插值倍数 | FPGA仿真、频谱规划 | 镜像落入带内、资源不足 |
| 接口域 | 线速率、Lane对齐、误码率 | JESD状态机、PRBS测试 | 同步失败、通道偏斜 |
| DAC核心 | SFDR、NSD、ENOB、INL/DNL | 频谱仪、示波器、FFT | 杂散抬升、码相关失真 |
| 模拟域 | 带外抑制、输出功率、回波损耗 | 矢量网络分析仪、功率计 | 匹配失配、滤波器带内起伏 |
| 时钟域 | 相位噪声、抖动、通道偏斜 | 相噪仪、示波器TIE | 近端相噪恶化、多片不同步 |
一个可复现的教学示例：双音信号的频谱观察
为了把上述指标落到可观察的现象上，这里给出一个合理假设的教学示例。设某ADI高速DAC更新率为 fs = 2.4 GSPS，输出两路单音，频率分别为 f1 = 300 MHz、f2 = 310 MHz，数字域采用4倍插值，JESD204B使用4 Lane、线速率约 12 Gbps。在频谱仪上观察输出，重点关注以下现象：
- 两个主音应出现在300 MHz和310 MHz，幅度差应小于0.5 dB，反映通道增益一致性。
- 三阶交调产物应出现在
2f1 - f2 = 290 MHz和2f2 - f1 = 320 MHz，其相对主音的抑制比即为双音SFDR。 - 插值镜像应出现在
fs - f1 = 2.1 GHz附近，若模拟滤波器抑制不足，会以杂散形式出现。 - 若SYSREF未正确对齐，多通道之间会出现固定但非预期的相位差，表现为两音合成包络的周期性起伏。
学习路线与工程方法
本课程后续内容将按"器件—接口—时钟—模拟—系统"的顺序推进。建议在学习时始终带着三个问题：
- 数据从哪里来、以什么速率来？ 这决定了JESD204参数和FPGA侧的数据组织方式。
- 时钟从哪里来、抖动有多大？ 这决定了输出频谱近端相噪和EVM的上限。
- 输出网络如何匹配、如何滤波？ 这决定了带外杂散和输出功率能否满足系统要求。
在动手阶段，建议先建立最小可运行链路：FPGA产生单音采样点，经JESD204B送到DAC，DAC输出接巴伦和频谱仪，确认主音频率和幅度正确；再逐步加入插值、双音、多通道同步和调制波形。每增加一个环节，都回到频谱仪和示波器上确认指标是否按预期变化。这样，高速DAC就不再是一个黑盒，而是一条可以被逐段测量、逐段优化的信号链。