3. 采样定理与孔径时间再认识

采样定理告诉我们：只要输入信号带宽不超过奈奎斯特频率的一半，用理想冲激序列采样后就能无失真恢复原信号。这个结论在数学上无懈可击，但它隐含了一个在真实电路中永远无法满足的前提——采样发生在一个瞬间，且采样值精确等于该瞬间的输入电压。实际的高速 ADC 前端既做不到"瞬间"，也做不到"精确"，这两点偏差正是孔径时间与孔径抖动讨论的起点。

从理想冲激采样到实际采样保持电路

理想采样可以写成输入信号 x(t) 与冲激串 δ(t−nT_s) 的乘积，得到 x(nT_s)。要把它变成可量化的电压，ADC 内部必须有一个能"抓住"瞬时电压并保持足够长时间供比较器量化的电路，这就是采样保持电路（SHA / T&H）。典型结构由采样开关（通常是 MOS 管或二极管桥）、保持电容 C_H、缓冲放大器组成。工作分两个阶段：跟踪（Track）阶段开关闭合，C_H 跟随输入；保持（Hold）阶段开关断开，C_H 上的电压被冻结，交给后级量化。

于是"理想瞬间采样"被替换为"在有限时间窗口内对输入做加权平均"。这个窗口的长度、位置稳定性以及开关本身的非理想性，共同决定了实际采样与理想采样之间的差距。

孔径时间：采样窗口的有限宽度

孔径时间（Aperture Time，t_a）指从开关开始断开到完全断开、采样值真正被"锁定"所经历的时间。它不是一个点，而是一段过渡区间。在这段时间里，输入仍在通过开关向 C_H 注入电荷，因此最终保持的电压实际上是输入在这段窗口内的某种平均，而不是某一瞬间的值。

孔径时间带来的直接后果是幅度误差。若输入为正弦 x(t)=A·sin(2πft)，在孔径窗口 t_a 内输入变化的最大斜率为 2πfA，则最坏情况误差近似为：

ΔV ≈ (dV/dt)·t_a = 2πf·A·t_a

示例：A = 1 V(FS 2Vpp), f = 100 MHz, t_a = 20 ps
ΔV ≈ 2π × 1e8 × 1 × 20e-12 ≈ 12.6 mV
相对满量程 2 V 约 0.63%，对 12 bit(LSB≈0.49 mV)而言已相当可观

可见孔径时间本身是确定性的，它造成的误差与信号频率成正比，可以通过降低输入频率、缩短孔径时间或做数字后校正来缓解。真正棘手的是它的随机部分。

孔径抖动：采样时刻的不确定性

孔径抖动（Aperture Jitter，t_j）是采样时刻在统计意义上的随机波动，来源于时钟源的相位噪声、时钟缓冲器的抖动、采样开关控制信号的噪声耦合等。它把"采样发生在 t₀"变成"采样发生在 t₀+Δt，其中 Δt 服从某个分布（通常近似高斯，标准差为 t_j,rms）"。

抖动引起的电压误差为 ΔV = (dV/dt)·Δt。对正弦输入，其均方根误差为：

V_err,rms = 2πf·A·t_j,rms / √2

由此可得 SNR 上限：
SNR_jitter = −20·log10(2πf·t_j,rms)   (dB, 满幅正弦)

示例：f = 100 MHz, t_j,rms = 100 fs
2πf·t_j = 2π × 1e8 × 1e-13 ≈ 6.28e-5
SNR ≈ −20·log10(6.28e-5) ≈ 84 dB
对应有效位数 ENOB ≈ (84−1.76)/6.02 ≈ 13.7 bit

这说明：即使 ADC 内核有 14 bit 以上分辨率，100 fs 的时钟抖动也会把 100 MHz 输入下的系统 SNR 限制在约 84 dB。抖动误差随频率线性增长，因此高频输入时抖动是主导误差源，而低频时孔径时间与开关非理想性更突出。

跟踪保持开关的非理想性

开关不是理想短路，它至少带来三类物理效应：

• 导通电阻 R_on 与建立时间：跟踪阶段 C_H 通过 R_on 充电，时间常数 τ=R_onC_H。要建立到 N bit 精度，需要约 (N+1)·ln2·τ 的时间。若跟踪时间不足，保持电压会滞后于输入，形成与频率相关的增益和相位误差。
• 电荷注入（Charge Injection）：MOS 开关关断时沟道电荷会部分注入 C_H，产生一个与输入相关的台阶误差。采用互补开关、dummy 开关或全差分结构可显著抵消。
• 时钟馈通（Clock Feedthrough）：栅极控制信号的跳变通过 C_gs/C_gd 耦合到 C_H，叠加一个与时钟幅度相关的固定偏移。差分拓扑和对称版图可抑制共模部分。

这些效应与孔径时间、孔径抖动叠加，共同构成实际采样误差。工程上通常用全差分采样网络 + 底板采样（bottom-plate sampling）来减小电荷注入和馈通，用低抖动时钟链路来压制 t_j,rms，用足够短的采样开关与足够大的建立裕量来压缩 t_a 的影响。

工程判断：谁在主导误差

面对一个具体设计，先估算两个误差量级再决定优化方向。以 14 bit、250 MSPS、输入 70 MHz 为例：若时钟抖动 150 fs，则 SNR_jitter≈−20·log10(2π×70e6×150e-15)≈83.6 dB，对应 ENOB≈13.6 bit，已接近 14 bit 极限，此时抖动是瓶颈，应优先改善时钟。若把输入降到 10 MHz，抖动限制放宽到约 100 dB，孔径时间与开关建立误差反而成为主要矛盾，需要检查采样网络带宽与建立时间。

把理想采样定理落到真实电路，本质上是把"瞬间、精确"两个假设替换为"有限窗口、随机时刻、非理想开关"三个现实条件。理解孔径时间、孔径抖动与开关非理想性的物理来源，才能在时钟设计、采样网络设计和系统指标分配之间做出正确取舍。