2. ADI高速ADC产品谱系与采样架构
要理解时钟抖动为什么在不同ADC上表现出的危害差别巨大，必须先回到采样保持电路本身。ADI的高速ADC产品大致可分为三类主流架构：流水线（Pipelined）、逐次逼近（SAR）和Σ-Δ（Sigma-Delta）。它们在采样网络、量化方式和时钟依赖上差异明显，因此对时钟抖动的敏感度也完全不同。
三类架构的采样保持电路特点
流水线ADC的采样保持电路通常位于最前端，由采样开关、采样电容和保持放大器组成。以AD9434、AD9625这类器件为例，输入信号先被采样到电容阵列上，随后在保持阶段被送入多级流水线子ADC逐级量化。它的采样网络追求高带宽和低失真，采样电容相对较大，开关导通电阻与电容构成的时间常数决定了采样带宽。流水线ADC的采样时刻由外部时钟的上升沿直接决定，因此时钟边沿的抖动会直接转化为采样时刻误差。
SAR ADC的采样保持电路与量化过程高度耦合。以AD7091、AD4000系列为例，采样阶段电容阵列直接对输入充电，转换阶段同一组电容参与逐次比较。它的采样开关通常更小，采样电容也较小，因此采样带宽和驱动要求与流水线不同。SAR的采样时刻同样由时钟边沿触发，但转换过程本身是内部逐次进行的，外部时钟主要决定采样起点和转换节奏。
Σ-Δ ADC的采样保持电路则嵌入在调制器内部。以AD7768、AD717x系列为例，输入先经过调制器的采样电容，再以远高于奈奎斯特频率的过采样率进行积分和反馈。它的采样时刻由调制器时钟决定，但后续的数字滤波和抽取会大幅抑制带内噪声。Σ-Δ对单次采样时刻误差不敏感，因为过采样和噪声整形会把抖动能量分散到高频并被滤除。
为什么抖动敏感度差异如此之大
采样时刻误差对ADC的影响可以用一个基本关系描述：ΔV = (dV/dt)·Δt。其中dV/dt是输入信号在采样时刻的斜率，Δt是时钟抖动。对于正弦输入，斜率最大值为2πf·A，因此抖动引起的电压误差与输入频率f成正比。这意味着同一颗ADC，输入频率越高，时钟抖动对SNR的恶化越严重。
流水线ADC的采样保持电路直接暴露在输入信号下，采样时刻完全由外部时钟边沿决定，因此抖动误差会直接叠加到采样结果上。SAR ADC同样在时钟边沿采样，但它的采样电容较小、采样时间常数较短，对时钟边沿的依赖同样直接。Σ-Δ ADC则不同：它的调制器以远高于信号带宽的频率采样，单次采样时刻的抖动虽然存在，但后续的数字滤波和抽取会把抖动能量分散到整个过采样频带，最终落入信号带宽内的部分非常小。
可以用一个教学示例来直观对比。假设输入信号为10 MHz、幅度1 Vpp的正弦波，时钟抖动为1 psrms。根据公式，最大斜率处的电压误差约为2π×107×0.5×1×10-12≈31.4 μV。对于16位、2 Vpp满量程的ADC，1 LSB约为30.5 μV，也就是说1 ps抖动已经产生约1 LSB的误差。若输入频率升到100 MHz，同样的抖动会产生约314 μV误差，接近10 LSB，SNR会明显下降。这个估算说明：流水线和SAR在高频输入下必须严格控制时钟抖动，而Σ-Δ由于过采样和滤波，对同样的抖动容忍度要高得多。
产品谱系与选型时的抖动考量
ADI的高速ADC产品谱系中，流水线架构覆盖了从AD9434（12位、210 MSPS）到AD9625（12位、2.5 GSPS）的宽范围，适合雷达、通信接收机等高频场景。SAR架构如AD4000（16位、2 MSPS）和AD4630（24位、2 MSPS）则更偏向精密测量、医疗成像和工业控制。Σ-Δ架构如AD7768（24位、256 kSPS）和AD717x系列，主要面向振动分析、温度测量和音频等低速高精度应用。
选型时，如果系统输入频率较高且要求高SNR，应优先考虑流水线ADC，并把时钟抖动预算压到最低。如果输入频率中等、需要高精度和低功耗，SAR是更平衡的选择，但同样要关注采样时钟的抖动指标。如果输入频率很低、追求极高分辨率和低噪声，Σ-Δ架构对时钟抖动的敏感度最低，可以把更多设计精力放在电源和基准噪声上。
采样保持电路对时钟的具体依赖
流水线ADC的采样保持电路通常采用差分开关电容结构，采样开关的导通电阻与采样电容构成RC网络。时钟边沿的抖动会改变采样开关的关断时刻，从而改变电容上最终保持的电压。为了减小这种影响，ADI的高频流水线ADC往往要求时钟源具有极低的相位噪声，并在PCB上采用差分时钟输入和良好的阻抗匹配。
SAR ADC的采样保持电路与电容DAC共用，采样开关在转换开始后关断。它的采样窗口通常比流水线更短，因此对时钟边沿的陡峭度和抖动同样敏感。实际设计中，SAR的采样时钟抖动会直接影响其信噪比，尤其是在高输入频率下。
Σ-Δ ADC的调制器采样电容持续工作在过采样状态，单次采样时刻的抖动会被后续的积分和数字滤波平均掉。它的时钟抖动主要影响调制器的噪声整形效果，而不是直接决定采样精度。因此，Σ-Δ对时钟源的要求通常比流水线和SAR宽松得多。
总结来说，三类架构的采样保持电路在时钟依赖上呈现明显的梯度：流水线最敏感，SAR居中，Σ-Δ最不敏感。理解这一差异，是后续进行时钟抖动预算分配和采样优化设计的基础。