3. 转换器电源与地系统架构

高速转换器的性能上限，往往不是被芯片本身决定的，而是被电源与地系统“拖后腿”。当采样率进入百兆甚至吉赫兹级别，ADC/DAC 的模拟前端、数字接口和时钟电路会同时向各自的电源网络注入不同频谱的噪声。如果这些噪声通过共享阻抗相互串扰，就会出现 SNR 下降、SFDR 恶化、时钟抖动增大、码字误码率上升等典型症状。因此，电源与地系统架构的核心任务不是“把电送进去”，而是为不同噪声特性的电路建立相互隔离、各自低阻抗的电流回路。

一、电源域划分：按噪声特性而非按电压值

转换器通常有多个电源引脚，常见命名包括 AVDD（模拟电源）、DVDD（数字电源）、DRVDD（数字输出驱动电源）、CLKVDD（时钟电源），以及可能独立的 VREF、VCM 等。域划分的第一原则是：按“谁产生噪声、谁对噪声敏感”来分组，而不是按电压数值是否相同来合并。

模拟电源（AVDD）为采样保持、基准缓冲、放大器等供电，对电源纹波极其敏感，尤其是与输入信号同频或接近载波频率的纹波会直接调制到输出频谱上。数字电源（DVDD）为内部数字逻辑、串行接口、抽取滤波器等供电，其电流呈强开关脉冲特性，噪声频谱宽、幅度大。时钟电源（CLKVDD）为时钟接收、分频、PLL/VCO 供电，其噪声会转化为相位噪声，进而恶化采样孔径抖动。数字输出驱动电源（DRVDD）驱动 LVDS、CMOS 输出级，电流跳变最剧烈，是最“脏”的域。

因此，合理的域划分顺序是：AVDD 与 CLKVDD 优先独立，DVDD 次之，DRVDD 最后但必须与 DVDD 分开。若芯片只提供单一 DVDD 引脚，也应在 PCB 上通过磁珠或 0 Ω 电阻形成可选的分离点，为后续调试留出手段。

二、去耦策略：从“放电容”到“控制回路阻抗”

去耦的本质是为高频瞬态电流提供一条就近、低阻抗的返回路径，使电流不必流经长走线或电源平面，从而避免在共享阻抗上产生压降和噪声耦合。很多设计失败并非电容数量不够，而是电容位置、回路面积和自谐振频率没有匹配噪声频段。

以一颗 12 位 1 GSPS ADC 为例，其 AVDD 引脚在采样瞬间会抽取数十毫安级的窄脉冲电流，频谱可延伸至数百兆赫兹。若只在电源入口放一颗 10 µF 电容，由于封装电感和过孔电感，其在 10 MHz 以上已呈感性，无法有效旁路高频。正确做法是：每个电源引脚旁放置 0.1 µF 0402 或 0201 电容，过孔紧贴焊盘，回路面积控制在几平方毫米以内；在域入口再放置 1 µF 和 10 µF 组合，分别覆盖中频和低频段。

对于时钟电源，去耦要求更苛刻。CLKVDD 上的纹波会直接调制 VCO 频率，转化为相位噪声。建议使用 0.1 µF + 1 µF + 铁氧体磁珠构成 π 型滤波，磁珠在 100 MHz 处阻抗约 60～120 Ω，可有效抑制来自系统电源的宽带噪声。注意磁珠的直流电阻会带来压降，需核算最大电流下的压降是否在芯片允许范围内。

数字电源 DVDD 的噪声幅度大但敏感度相对低，可采用 0.1 µF 阵列加 10 µF 体电容。若使用 DC-DC 供电，开关频率通常在 1～3 MHz，其谐波会落在转换器带宽内，必须在 DC-DC 输出后加 LC 或 π 型滤波，并确保滤波器的自谐振频率远离转换器敏感频段。

三、地平面分割原则：回流路径优先，而非“一刀切”

关于地平面是否分割，工程界长期存在争议。核心判断依据是：信号的回流电流总是走阻抗最小的路径，高频时紧贴信号走线下方。如果地平面被割裂，回流电流被迫绕行，形成大环路，既增加辐射又引入共模噪声。

因此，对于高速转换器 PCB，推荐的做法是：保持一个完整的低阻抗地平面，通过布局分区来隔离不同噪声域，而不是物理切割地平面。具体而言，将 AGND 区域布置在模拟输入、基准和时钟电路下方；DGND 区域布置在数字接口和输出驱动下方；两者在转换器芯片下方的“星点”或窄桥处单点连接，使数字回流电流不流经模拟区域。

若必须分割，例如系统中有大功率电机驱动或隔离需求，应遵循三条原则：第一，分割间隙不得跨越任何高速信号走线；第二，所有跨分割信号必须提供就近的缝合电容或桥接点；第三，分割后的各地平面仍需在单点低阻抗连接，避免形成天线。对于大多数 ADC/DAC 评估板和参考设计，完整地平面加分区布局是更稳妥的选择。

电源与地系统架构没有“万能模板”，但有一条不变的准则：让每一类电流都走它该走的路，让每一类噪声都回到它该回的地。域划分决定了噪声从哪里来、到哪里去；去耦决定了高频电流能否就近返回；地平面决定了回流路径是否可控。三者协同，才能为高速转换器提供真正“干净”的工作环境。