2. 高速转换器选型与PCB设计约束提取
高速ADC/DAC的PCB设计并不是从布线开始的，而是从数据手册开始的。选型阶段如果只关注分辨率、采样率和通道数，往往会在Layout阶段才发现封装无法扇出、JESD204B通道数超出FPGA资源、或者电源去耦要求与现有叠层冲突。因此，本节的核心任务是把数据手册中分散的SI指标、封装信息、引脚定义和布局要求，提前提取成一份可执行的PCB设计约束清单。
一、从选型参数到SI约束的映射
以ADI的AD9680（14位、1 GSPS双通道ADC）和AD9164（16位、12 GSPS DAC）为例，数据手册中真正影响PCB设计的参数通常集中在以下几类：
- 模拟输入/输出接口：AD9680的模拟输入为差分1.46 V p-p，输入带宽可达2 GHz，要求前端巴伦或放大器在目标频段内保持幅度和相位平衡。若前端不平衡，二次谐波会明显恶化。
- 时钟与采样：采样时钟抖动要求通常以fs rms给出。例如AD9680在1 GSPS、170 MHz输入时，若要求SNR优于68 dBFS，时钟抖动需控制在约100 fs以内。这直接决定时钟源选型、时钟走线是否包地、是否使用差分时钟。
- 数字接口：JESD204B的Lane速率、通道数、Subclass决定SerDes走线数量、长度匹配精度和参考时钟方案。AD9680在1 GSPS、14位、2通道下，若使用4 Lane、8b/10b编码，Lane速率约为10 Gbps，此时PCB必须按高速差分对处理。
- 电源域：模拟电源、数字电源、SerDes电源、时钟电源通常分开。数据手册会给出各电源的噪声要求和去耦建议，例如AVDD1=1.25 V、DVDD=1.25 V、SERDES_AVDD=1.25 V等。
这些参数不是孤立指标，而是相互制约的。例如提高采样率会提高Lane速率，Lane速率提高又要求更严格的差分阻抗和过孔设计；降低时钟抖动要求则可能迫使时钟源从普通晶振升级为低相噪VCXO或专用时钟芯片。
二、封装类型与引脚定义提取
ADI高速转换器常见封装包括LFCSP、TQFP、BGA和WLCSP。以AD9680为例，它采用72引脚LFCSP，引脚间距0.5 mm。0.5 mm间距意味着普通6 mil线宽/间距的PCB工艺可以扇出，但焊盘间走线需要谨慎，通常建议在焊盘之间只走一条线，且尽量短。
提取引脚定义时，不能只看引脚名称，而要按功能分组：
- 模拟输入/输出组：VIN+、VIN−、VOUT+、VOUT−，通常位于封装一侧，要求对称走线、等长、远离数字信号。
- 时钟组：CLK+、CLK−、SYSREF+、SYSREF−，要求差分对、包地、远离电源和数字走线。
- JESD204B SerDes组：SERDOUT0±至SERDOUT3±，通常成对排列，要求100 Ω差分阻抗、长度匹配、参考平面完整。
- 电源与地组：AVDD、DVDD、SERDES_AVDD、DRVDD、AGND、DGND，要求按电源域分区去耦。
- 控制与状态组：SPI、PD、RESET、IRQ等，属于低速信号，可放宽但不应穿越敏感模拟区。
建议在选型阶段就制作一张“引脚—功能—PCB约束”对照表，把每个关键引脚对应的走线要求、阻抗、匹配精度、参考平面和去耦要求写清楚。这样在Layout阶段可以直接交给PCB工程师，而不是反复翻数据手册。
三、布局要求的提取与落地
数据手册的“Layout Guidelines”部分通常给出的是原则性描述，例如“将模拟输入与数字走线隔离”“保持参考平面完整”“去耦电容尽量靠近引脚”。这些描述需要转化为可检查的约束。
以AD9680的72引脚LFCSP为例，提取后的布局约束可以写成：
- 模拟输入：VIN+和VIN−从巴伦到ADC引脚的走线应等长，误差控制在5 mil以内；走线下方参考平面完整，不跨越分割；两侧包地并打屏蔽过孔。
- 时钟输入：CLK+和CLK−差分对阻抗100 Ω，长度匹配±2 mil；SYSREF与CLK的走线长度差控制在10 mil以内；时钟走线不与其他高速信号平行。
- JESD204B输出：每对SerDes差分对内部长度匹配±5 mil，对间长度匹配±20 mil；过孔数量尽量少，过孔处参考平面完整；差分对之间保持3倍线宽以上间距。
- 电源去耦：每个电源引脚配置0.1 μF和10 μF电容，0.1 μF尽量靠近引脚，回路面积最小；模拟电源和数字电源从不同层进入，避免共用过孔。
- 散热：LFCSP底部散热焊盘必须通过过孔阵列连接到地平面，过孔直径0.3 mm、间距1.0 mm，兼顾散热和接地。
四、一个可执行的约束提取示例
下面以AD9680在1 GSPS、4 Lane JESD204B、Subclass 1配置下的关键约束为例，给出可直接用于PCB评审的检查表。表中参数为基于数据手册典型值的示例，实际项目应以具体数据手册版本和评估板设计为准。
| 项目 | 数据手册依据 | PCB约束 | 检查方法 |
|---|---|---|---|
| 模拟输入差分阻抗 | 1.46 V p-p差分，内部匹配 | 外部匹配网络按50 Ω单端设计 | 网络分析仪测S11 |
| 时钟抖动 | SNR 68 dBFS @ 170 MHz | 时钟源抖动≤100 fs，差分走线包地 | 相位噪声分析仪 |
| JESD204B Lane速率 | 4 Lane，10 Gbps | 100 Ω差分，长度匹配±5 mil | TDR测试，眼图 |
| 电源去耦 | AVDD/DVDD/SERDES_AVDD | 0.1 μF+10 μF，就近放置 | 目检+阻抗扫描 |
| 散热焊盘 | LFCSP底部焊盘 | 过孔阵列0.3 mm/1.0 mm | X-Ray检查 |
完成约束提取后，建议在原理图阶段就标注关键网络的阻抗、匹配和包地要求，在Layout阶段用约束管理器逐条检查。这样可以把数据手册中的SI指标真正转化为可制造、可测试的PCB设计规则，而不是停留在纸面上的参数。