1. 课程导入与学习地图
当你第一次把一颗采样率数百MSPS甚至GSPS级的ADI高速ADC焊到PCB上，用示波器探头触碰模拟输入端时，看到的往往不是教科书里那条干净的阶梯正弦波，而是一团被时钟馈通、电源噪声、地弹和码间干扰搅乱的波形。问题通常不在芯片本身，而在于芯片与PCB、与信号链、与电源和地系统之间的相互作用。本课程要解决的，正是这类"芯片没问题、板子有问题"的工程困境。
高速转换器PCB设计到底难在哪里
ADI的高速转换器产品线覆盖从AD9208、AD9680这类GSPS级ADC，到AD9172、AD9164这类多GSPS DAC，再到ADRV9002等集成收发器。它们的共同特征是：模拟输入带宽可达数GHz，采样时钟抖动要求低至几十飞秒量级，数字输出采用JESD204B/C高速串行接口，单通道线速率可达12.5Gbps以上。这些参数直接转化为PCB上的物理约束。
以一颗14位、1GSPS的ADC为例，若输入信号为200MHz，理想SNR约为86dB。但若采样时钟的均方根抖动为200fs，仅抖动一项引入的SNR上限就降到约72dB；若时钟走线受到邻近LVDS或JESD204B差分对的串扰，抖动可能进一步恶化到500fs以上，SNR上限跌至64dB。也就是说，PCB布局布线的一个疏忽，可能让一颗价值数百美元的转换器损失20dB以上的有效位数。这就是高速转换器PCB设计的核心矛盾：芯片性能的发挥高度依赖板级信号完整性，而板级设计的容错空间极小。
信号完整性：从"连线"到"传输线"的认知转变
低速电路中，导线被视为理想连接，电压瞬间到达。但当信号上升时间缩短到百皮秒量级，PCB走线不再是导线，而是具有特征阻抗的传输线。判断是否需要按传输线处理，常用经验判据是：当走线长度超过信号上升时间对应空间长度的1/6时，反射和振铃开始显著。以FR-4中信号传播速度约15cm/ns计算，若上升时间为100ps，对应空间长度约1.5cm，1/6约为2.5mm。这意味着在高速转换器板上，几乎每一段模拟输入走线、时钟走线和JESD204B差分对都必须按受控阻抗传输线设计。
信号完整性问题通常表现为四类：反射（阻抗不连续导致）、串扰（相邻走线电磁耦合）、损耗（导体损耗与介质损耗随频率上升）、电源完整性（PDN阻抗过高引起电压波动和同步开关噪声）。这四类问题在高速转换器板上往往同时出现，且相互耦合。例如，电源噪声会调制采样时钟的阈值判决点，表现为时钟抖动；而时钟抖动又直接恶化ADC的SNR。
本课程的学习地图与实战项目
课程围绕一条完整的高速转换器信号链展开，从芯片引脚到FPGA数据接收，逐段拆解信号完整性问题。整体分为四个阶段：
- 基础认知阶段（第1～6章）：建立传输线、阻抗、反射、串扰、损耗的基本概念，理解ADI高速转换器数据手册中与PCB相关的关键参数，如输入带宽、时钟抖动要求、JESD204B线速率与通道数。
- 模拟前端与时钟设计阶段（第7～14章）：聚焦模拟输入网络（巴伦、变压器、抗混叠滤波器）的阻抗匹配与带宽优化，以及采样时钟的抖动控制、时钟分配网络和参考时钟净化。
- 数字接口与电源完整性阶段（第15～22章）：深入JESD204B/C的通道对齐、确定性延迟、眼图测试，以及PDN目标阻抗设计、去耦电容选型与布局、地平面分割策略。
- 实战项目与验证阶段（第23～30章）：以一个完整的双通道1GSPS ADC采集板为实战对象，完成从原理图评审、叠层设计、布局布线、仿真验证到实测调试的全流程。
实战项目的具体对象设定为：ADI AD9680双通道14位1GSPS ADC，搭配AD9528时钟发生器提供采样时钟，通过JESD204B接口连接Xilinx Kintex-7 FPGA。板卡采用8层叠层，模拟输入为50Ω差分，采样时钟要求抖动低于100fs RMS，JESD204B线速率设为10Gbps。课程中将给出该板卡的关键设计参数、布局约束和实测判据，所有数据均作为教学示例或合理假设，不冒充实测结果。
贯穿全课的核心判断逻辑
高速转换器PCB设计不是"布通即可"，而是需要建立一条从指标到物理实现的映射链。例如，若系统要求ADC在200MHz输入下达到70dB SNR，则采样时钟抖动必须满足：
SNR_jitter(dB) = -20 × log10(2π × f_in × t_jitter_rms)
目标SNR = 70dB，f_in = 200MHz
t_jitter_rms = 10^(-70/20) / (2π × 200e6)
≈ 3.16e-4 / (1.257e9)
≈ 2.5e-13 s = 250fs RMS这意味着时钟路径的总抖动预算必须控制在250fs以内，扣除时钟芯片自身抖动（假设80fs）和电源噪声贡献（假设50fs），留给PCB布局布线的抖动预算约为120fs。这个数字直接决定了时钟走线必须远离数字信号、必须使用差分走线、必须保证参考地平面完整。类似地，JESD204B的10Gbps线速率对应单位间隔UI为100ps，若接收端眼高要求大于50mV、眼宽大于0.3UI，则通道插入损耗在5GHz处需控制在-10dB以内，这又反过来约束了板材选择（FR-4还是Megtron 6）和走线长度。
本课程将反复使用这种"系统指标 → 抖动/损耗预算 → PCB物理约束"的推导方式，帮助你把数据手册上的数字翻译成布局布线时的具体规则。每一章都会给出可操作的参数、判断依据和验证方法，而不是停留在概念层面。