1. 课程导入与高速数据转换系统全景

高速数据转换系统是现代通信、雷达、医疗成像、工业测量与仪器仪表等应用的共同基础。它要解决的核心问题只有一个：在模拟世界与数字处理之间，尽可能不失真、不失时地搬运信息。ADI 在这一领域的产品谱系覆盖了从低速高精度到超高速宽带的完整区间，理解这些器件的定位、信号链的构成方式以及关键指标的物理含义，是后续所有设计与调试工作的起点。

一、ADI 高速转换器产品谱系

ADI 的高速 ADC 大致可分为三条主线。第一条是逐次逼近型（SAR）ADC，典型代表如 AD7380、AD7606、AD4630 系列，分辨率多为 16～24 位，采样率从数百 kSPS 到数 MSPS，特点是零延迟、低功耗、直流精度好，适合电机控制、电力监测、多通道数据采集。第二条是流水线型（Pipelined）ADC，如 AD9234、AD9680、AD9208，分辨率 12～16 位，采样率覆盖 10 MSPS 至数 GSPS，适合软件无线电、雷达接收、宽带测试。第三条是Σ-Δ 型 ADC，如 AD7768、AD717x，以高分辨率和优异噪声性能见长，常用于振动分析、音频与精密传感。

DAC 侧同样分层清晰：精密电压输出型（如 AD5761、AD568x）面向控制与校准；高速电流导引型（如 AD9747、AD9152、AD9172）面向发射通道与任意波形生成，采样率可达 GSPS 级，并常集成插值、数字上变频（DUC）与 JESD204B/C 高速串行接口。选型时先确定信号带宽、动态范围与通道数，再在“分辨率—采样率—功耗—接口”四者之间做权衡，而不是单纯追求最高位数。

二、典型信号链架构

一条完整的接收信号链通常由前端调理、ADC、数字接口与数字处理四段构成。以中频采样接收机为例：射频信号经混频落到中频，通过差分放大器或巴伦完成单端转差分，再经抗混叠滤波器限制带外噪声，送入 ADC 采样；ADC 输出的并行 LVDS 或 JESD204B 串行数据进入 FPGA，完成数字下变频（DDC）、抽取与滤波。发射链则相反：FPGA 产生基带数据，经 DAC 完成数模转换，再通过重构滤波器与放大器输出。

这里有两个容易被忽视的工程要点。其一是抗混叠滤波器：它必须把高于 fs/2 的成分压到 ADC 噪声底以下，否则会折叠回带内且无法事后去除。其二是时钟质量：ADC 的孔径抖动会直接把时钟相位噪声转换为采样信噪比恶化，因此高速场景下往往需要专用时钟芯片（如 HMC7044）而非普通晶振。

三、关键性能指标

评估高速转换器时，最常用的指标包括：分辨率（位数，决定理论量化台阶）、采样率 fs（决定奈奎斯特带宽 fs/2）、信噪比 SNR 与信纳比 SINAD（含谐波的总噪声表现）、无杂散动态范围 SFDR（最强杂散与载波的差值）、有效位数 ENOB（由 SINAD 换算，ENOB=(SINAD−1.76)/6.02）、输入带宽与功耗。举例说明：若某 ADC 在 100 MHz 输入下测得 SINAD 为 68 dB，则 ENOB≈(68−1.76)/6.02≈11.0 位，说明虽然器件标称 14 位，实际可用精度约 11 位。这类换算能帮助工程师快速判断器件是否满足系统预算。

此外，孔径抖动对高频输入的影响不可忽略。SNR 因抖动受限的近似关系为 SNR≈−20·log10(2π·f_in·t_j)。若 f_in=100 MHz、t_j=100 fs，则 SNR≈−20·log10(2π×1e8×1e-13)≈84 dB；若抖动升至 1 ps，SNR 降至约 64 dB。这解释了为什么高频采样必须优先保证时钟纯净度。

四、工程开发流程总览

一个可落地的开发流程通常包含六个环节：需求定义（带宽、动态范围、通道数、功耗、接口）→ 器件选型与链路预算 → 原理图与 PCB 设计（重点处理电源去耦、地平面、差分走线与时钟布局）→ 上电与寄存器配置（SPI 写入、时钟同步、JESD204B 链路建立）→ 数据采集与指标测试（FFT 分析 SNR/SFDR/ENOB）→ 问题定位与迭代优化。其中，PCB 布局与时钟设计往往决定最终性能上限，而寄存器配置与链路同步则决定系统能否正常工作。