2. ADC模拟输入前端设计

高速ADC的模拟输入前端并不是“把信号接到输入端”这么简单。它决定了信号以什么形式进入ADC、源阻抗是否被正确驱动、带宽外噪声是否被抑制，以及采样瞬间产生的电荷反冲是否被有效吸收。对于ADI的高速ADC（如AD9680、AD9250、AD9467等），前端设计往往直接决定SFDR、SNR和ENOB能否达到数据手册标称值。本节围绕单端/差分输入、输入阻抗与驱动要求、抗混叠滤波器、变压器与放大器耦合方案，并结合ADI参考设计展开。

单端与差分输入：为什么高速ADC几乎都选差分

高速ADC的模拟输入通常分为单端和差分两类。单端输入只需一根信号线和一根参考地，接口简单，但抗共模干扰能力弱，偶次谐波抑制差，且对参考地的噪声敏感。差分输入使用一对幅度相等、相位相反的信号（VIN+ 与 VIN−），其优势在于：偶次失真在差分路径中相互抵消，共模噪声被抑制，输入摆幅在相同电源下可翻倍，从而提升动态范围。

以AD9680为例，其模拟输入为差分，满量程差分输入约1.46 Vpp（典型值，具体以数据手册为准）。这意味着每个单端引脚摆幅约为0.73 Vpp，中心共模电压由芯片内部或外部设定（常见约1.4 V至2.0 V区间，需按具体型号确认）。设计时必须保证VIN+与VIN−的共模电压落在芯片规定的VCM范围内，否则会引入非线性甚至损坏输入。

输入阻抗与驱动要求

高速ADC的输入并非理想高阻。在采样保持阶段，内部采样电容（通常几pF量级）在采样时钟边沿被瞬间接入，产生电荷反冲（kickback）。因此，输入阻抗是频率相关的复阻抗，包含采样电容、开关电阻和寄生参数。若前端源阻抗过高，反冲电荷无法在采样窗口内建立，导致增益误差和失真。

驱动要求可归纳为三点：第一，源阻抗在目标带宽内应足够低，通常要求前端输出阻抗远小于ADC输入阻抗的实部；第二，驱动电路需提供足够的带宽，一般要求前端−3 dB带宽覆盖信号带宽的2至3倍以上；第三，驱动电路需能吸收采样反冲，常通过差分RC网络或变压器耦合实现。

一个常用的工程判断是：对于14位、250 MSPS级别的ADC，若中频输入为100 MHz，前端网络在100 MHz处的回波损耗和阻抗匹配需仔细仿真，不能仅凭直流电阻估算。

抗混叠滤波器设计

抗混叠滤波器（AAF）位于驱动级与ADC输入之间，其核心任务是在奈奎斯特频率以上提供足够衰减，防止带外噪声和干扰折叠回带内。对于采样率fs，奈奎斯特频率为fs/2。若信号带宽为B，则AAF需在fs/2至fs−B之间提供足够抑制。

实际设计中，AAF通常采用差分LC或RC网络。以AD9680参考设计为例，常见结构为：变压器次级接一个差分电感与两个电容组成的低通网络，再通过串联电阻接入ADC输入。该网络同时完成三件事：限制带宽、提供阻抗变换、吸收采样反冲。

设计步骤可简化为：先确定信号带宽B和采样率fs；再选择滤波器阶数，使fs/2处的衰减满足系统SNR要求；然后根据ADC输入电容和采样反冲选择串联电阻与并联电容；最后用S参数或瞬态仿真验证通带平坦度和群延迟。

变压器与放大器耦合方案

变压器耦合和放大器耦合是两种主流方案。变压器耦合的优点是噪声低、带宽高、无需额外电源，适合高频中频输入。其缺点是低频响应受限，且无法提供增益。典型接法为：单端信号经变压器转为差分，次级中心抽头提供共模电压，再经RC网络接入ADC。

放大器耦合则使用全差分放大器（如ADA4932、ADL5565等），可提供增益、缓冲和共模电平转换。其优点是灵活、可驱动高阻抗或低阻抗负载，缺点是会引入额外噪声和失真，且需要电源和去耦。选择依据是：若信号幅度已足够且频率较高，优先变压器；若需要增益或低频响应，选放大器。

ADI参考设计常采用“变压器+RC+ADC”或“放大器+RC+ADC”组合。例如AD9250评估板中，前端使用变压器耦合，配合差分RC网络，在170 MHz中频下实现约70 dBc的SFDR。实际复制时，需注意变压器匝比、中心抽头去耦和RC元件精度。

ADI参考设计解析

ADI为高速ADC提供了大量参考设计，典型如AD9680、AD9250、AD9467的评估板原理图。这些设计通常包含以下共性：

• 变压器耦合为主：中频输入多采用宽带变压器（如ADT1-1WT、ADT4-1WT），实现单端转差分并隔离直流。
• 差分RC网络：在变压器次级与ADC输入之间放置串联电阻和并联电容，既作为抗混叠滤波，又作为采样反冲的缓冲。
• 共模电压设定：通过变压器中心抽头或电阻分压提供VCM，确保VIN+和VIN−的共模电平符合ADC要求。
• 电源去耦：放大器耦合方案中，电源引脚需就近放置低ESL电容，避免高频噪声耦合到输入。

以AD9680评估板为例，其前端在170 MHz中频下，使用1:1变压器和差分LC网络，实测SFDR约72 dBc，SNR约68 dBFS（典型值，具体以实测为准）。若将变压器替换为全差分放大器ADA4932，可提供约6 dB增益，但噪声系数会上升约2 dB，需根据系统灵敏度权衡。

设计检查要点

完成前端设计后，建议按以下清单逐项核对：

前端设计是高速ADC系统中最容易“看起来对、实际不达标”的环节。理解差分输入的本质、输入阻抗的频率特性、抗混叠滤波器的折中，以及变压器与放大器的适用边界，才能把数据手册上的标称性能真正落到自己的板上。