1. 高速ADC系统架构与工程选型

高速数据采集系统的起点不是“选一颗最快的ADC”，而是先把信号链的边界条件定义清楚：输入信号的带宽与幅度范围、需要的动态范围、允许的采样率与接口吞吐、系统时钟与参考源质量、功耗与散热预算、以及后端FPGA/DSP能承受的数据率。ADC只是这条链路上最关键的量化环节，它的性能上限由前端驱动、时钟抖动、参考噪声和数字接口共同决定。理解这一点，才能把“选型”从参数对比变成工程决策。

采样定理、奈奎斯特与过采样

采样定理指出：对最高频率为 f_max 的带限信号，若采样率 f_s > 2f_max，理论上可由样点无失真重建原信号。满足这一条件的采样称为奈奎斯特采样，f_s/2 称为奈奎斯特频率。工程上通常留出余量，让 f_s 达到信号最高频率的 2.5～5 倍，以放宽抗混叠滤波器阶数并抑制过渡带混叠。

当 f_s 远高于 2f_max 时称为过采样。过采样本身不增加信号功率，但把量化噪声摊薄到更宽的频带内，因此在数字端做低通滤波并抽取后，带内噪声功率下降。理想情况下，采样率每提高 4 倍，带内量化噪声下降约 6 dB，等效增加 1 bit 分辨率。这一关系是 Σ-Δ ADC 和高速流水线 ADC 数字后处理的基础。需要注意：过采样只改善量化噪声，对前端热噪声、时钟抖动和参考噪声无效，因此不能靠堆采样率解决所有动态范围问题。

ADI高速ADC产品谱系

ADI的高速ADC大致可分为四类，选型时先按架构定位，再比参数。第一类是流水线型（Pipeline），代表系列如AD9xxx、AD92xx，分辨率8～16 bit，采样率从几十MSPS到数GSPS，适合雷达、通信接收机、数字示波器等需要高采样率与良好SFDR的场合。第二类是逐次逼近型（SAR），如AD7xxx、AD40xx，分辨率12～20 bit，采样率多在1～20 MSPS，功耗低、无延迟，适合多通道数据采集、电机控制与医疗成像。第三类是Σ-Δ型，如AD7768、AD717x，分辨率16～32 bit，带宽较低但动态范围极高，适合振动监测、音频与精密测量。第四类是时间交织型，如AD9213、AD9208，通过多核并行把采样率推到GSPS级，用于宽带软件无线电和高速仪器。

产品谱系的选择本质上是“带宽—分辨率—功耗”三角的取舍。流水线ADC在高速下保持较好ENOB，但功耗随采样率线性上升；SAR在中等速度下能效比最优；Σ-Δ以时间换精度；时间交织则用通道数换采样率，但通道失配会引入杂散，需要校准。

关键指标：SNR、SFDR、ENOB与功耗

SNR是信号功率与噪声功率之比，理想N位ADC的SNR约为6.02N+1.76 dB。实际SNR受热噪声、时钟抖动和量化噪声共同限制。时钟抖动对SNR的影响可近似为 SNR_jitter = −20log₁₀(2πf_in·t_j)，可见输入频率越高，抖动要求越苛刻。例如 f_in=100 MHz、要求SNR≥70 dB时，t_j需小于约0.5 ps。

SFDR是无杂散动态范围，指信号幅度与最大杂散分量之比，反映ADC在强信号存在时检测弱信号的能力。通信接收机通常要求SFDR大于70 dBc。ENOB由SINAD换算：ENOB=(SINAD−1.76)/6.02，它把噪声和杂散合并成一个等效位数，是衡量“实际有效精度”的综合指标。功耗常用品质因数FOM= P/(2^ENOB·f_s) 比较，单位pJ/conv，数值越小能效越高。

选型决策流程

工程选型建议按以下顺序推进：先由信号带宽确定最低采样率并留2.5倍余量；再由动态范围需求确定分辨率与ENOB目标；接着核算时钟抖动与参考噪声预算，确认能否达到目标SNR；然后根据通道数、接口速率和FPGA资源选择串行LVDS或JESD204B；最后在满足性能的候选型号中比较功耗、封装与成本。下面给出一份可直接套用的选型参数表模板。

以一个100 MSPS、14 bit流水线ADC的选型为例：若输入信号为40 MHz、目标ENOB为11 bit，则SINAD需约68 dB。查手册该型号在40 MHz输入下SNR约72 dB、SFDR约85 dBc，SINAD约71 dB，对应ENOB约11.5 bit，满足要求。此时需核算时钟抖动：若时钟源抖动为0.3 ps，则SNR_jitter≈−20log(2π×40M×0.3p)≈72.5 dB，与ADC自身噪声相当，不会成为瓶颈。若换成200 MHz输入，同样抖动下SNR_jitter降至约66.5 dB，ENOB跌至约10.7 bit，此时必须换用更低抖动时钟或降低输入频率。这就是“先算预算、再看手册、最后实测”的选型闭环。