2. 电源网络基础与IR Drop机理

在先进工艺节点下，芯片能否稳定工作，很大程度上取决于供电网络（Power Delivery Network，PDN）能否在任意时刻、任意位置把足够平稳的电压送到每一个晶体管。IR Drop 分析的本质，就是量化"从封装焊球到标准单元电源引脚"这条路径上电压损失了多少、损失发生在哪里、什么时候最严重。理解 PDN 的组成与 IR Drop 的成因，是后续用 Voltus 做电源完整性分析的基础。

一、供电网络的组成：从板级到晶体管

一颗芯片的供电通路是一条层层收窄的"漏斗"。最外层是 PCB 上的稳压模块（VRM）和去耦电容，电流经封装焊球（Bump/BGA Ball）进入芯片；在芯片内部，电源先经过顶层厚金属构成的全局网格（Power Grid），再逐级下到中层、底层金属，最终通过标准单元上方的电源轨（Power Rail）和通孔（Via）接到每个单元的 VDD/VSS 引脚。整条路径可以抽象为"VRM → 封装 → C4/Bump → 顶层网格 → 中间层网格 → 底层电源轨 → 标准单元"。

这条路径上的每一段都同时具有电阻 R 和电感 L。电阻造成稳态压降，电感造成瞬态压降，二者叠加就是总 IR Drop。Voltus 分析时，会把 PDN 抽取成电阻网络（早期用纯 R 网络做静态分析，动态分析再叠加电容与电感模型），每个节点求解电压，从而得到全芯片的电压分布图。

二、静态 IR Drop：电阻与平均电流的乘积

静态 IR Drop 指电路处于稳定工作状态时，由平均电流流过 PDN 电阻造成的电压下降。它的物理表达非常直接：ΔV = I_avg × R_path。这里的 R_path 是从焊球到目标单元引脚之间所有金属段和通孔电阻的等效值，I_avg 是该路径上所有下游单元的平均电流之和。

静态压降的典型特征是"位置相关"：越靠近芯片中心、离焊球越远的单元，路径电阻越大，压降越严重。因此静态分析常用来检查电源网格是否均匀、是否存在"供电孤岛"。在 Voltus 中做静态分析时，工具会读取单元的功耗信息（通常来自 .lib 或活动功耗文件），把每个单元的平均电流注入 PDN 网络，求解得到每个节点的电压，再与标称电压比较，输出静态 IR Drop 分布图。

一个直观的示例：假设某路径等效电阻为 5 mΩ，下游单元平均电流合计 200 mA，则静态压降约为 1 mV。若标称电压 0.8 V，压降占比约 0.125%，通常可接受。但如果某区域电阻因网格稀疏达到 50 mΩ，同样电流下压降就是 10 mV，占比 1.25%，已经接近很多设计的静态压降预算上限（常见预算为标称电压的 2%~5%）。

三、动态 IR Drop：电感与瞬态电流的挑战

动态 IR Drop 发生在电路状态切换的瞬间。当大量单元同时翻转时，电流在极短时间内急剧上升，PDN 中的电感 L 会产生反向电动势 ΔV = L × di/dt，叠加在电阻压降之上。动态压降往往比静态压降大得多，是先进工艺中最主要的电源完整性问题。

动态压降的严重程度取决于三个因素：翻转规模（同时开关的单元数量）、翻转速度（di/dt 大小）以及 PDN 的阻抗频率特性。当电流变化的频率与 PDN 的谐振频率接近时，还会发生阻抗峰值放大，形成"电源噪声"。因此动态分析必须考虑片上电容（去耦电容、单元内部电容）和封装电感的共同作用。

在 Voltus 中做动态分析，需要提供带时间信息的活动文件（如 VCD/FSDB 或工具支持的向量文件），工具按时间步推进，计算每个时刻的瞬态电流，再结合 PDN 的 RLC 模型求解时变电压。分析结果通常以"最差时刻的电压分布图"和"关键节点电压波形"两种形式呈现。

四、电压降对时序与功耗的影响

电压降会同时影响时序和功耗，而且两者方向相反、相互耦合。对时序而言，单元供电电压降低会使晶体管驱动电流减小，门延迟增大。延迟对电压的敏感度可用一阶近似描述：电压下降 10%，延迟可能增加 15%~25%（具体取决于工艺和单元类型）。如果发射路径和捕获路径的压降不同，还会引入额外的时序偏差（skew），可能造成建立时间或保持时间违例。

对功耗而言，动态功耗 P = αCV²f，电压降低会减小动态功耗；但漏电功耗与电压呈指数关系，电压降低也会减小漏电。然而，压降导致延迟增大后，设计者往往需要提高标称电压或增加驱动，反而推高总功耗。更严重的是，如果压降过大导致单元无法正常翻转，会出现功能失效，这已不是功耗问题而是可靠性问题。

五、典型芯片供电场景与压降预算

不同芯片场景对 IR Drop 的容忍度差异很大。移动 SoC 通常采用多电源域、动态电压频率调节（DVFS），压降预算较紧，静态压降常控制在标称电压的 2% 以内，动态压降控制在 5% 以内。高性能计算芯片电流大、翻转密集，动态压降是主要矛盾，需要大量去耦电容和密集电源网格。汽车电子和工业芯片则更关注极端温度和长期可靠性，压降预算通常留更大余量。

一个实用的压降预算分配示例（以 0.8 V 标称电压为例）：封装与焊球贡献约 1%（8 mV），顶层网格约 0.5%（4 mV），中间层与底层电源轨约 1.5%（12 mV），动态瞬态额外预留 3%（24 mV）。合计静态约 3%、动态约 6%，总压降控制在 10% 以内。这个预算表可以直接作为早期 PDN 规划的输入，指导网格密度、金属层分配和去耦电容布局。

理解 PDN 的层级结构、区分静态与动态压降的物理机理、明确压降对时序和功耗的量化影响，并建立合理的压降预算，是后续用 Voltus 进行电源网格建模、分析和优化的前提。下一阶段将进入具体的工具操作与网格设计方法。