1. 课程导入与Voltus定位

当一颗芯片从RTL走到GDSII，功能验证通过、时序收敛完成，并不意味着它一定能稳定工作。芯片内部数百万甚至数十亿个晶体管在开关瞬间会从电源网络抽取电流，而电源网络本身存在电阻与电感，电流流过时必然产生电压降。如果这个电压降过大，标准单元看到的实际供电电压就会低于标称值，导致延时增加、噪声容限下降，严重时甚至引发功能失效。电源完整性（Power Integrity，PI）分析要回答的核心问题就是：从封装焊球到每个标准单元的供电引脚，电压是否始终落在安全范围内。

在先进工艺节点下，供电电压已经降到0.7V甚至更低，而金属互连的电阻率随线宽缩小反而上升，IR Drop在总电压预算中的占比越来越大。一个典型的0.75V标称电源，可能允许的动态压降只有5%～8%，也就是37mV～60mV。这个预算要在封装、片上电源网格、去耦电容响应之间分配，留给静态IR Drop的空间往往只有十几毫伏。因此，IR分析不再是“有空再做”的检查项，而是签核（Signoff）流程中的硬性关卡。

电源完整性分析在设计流程中的位置

要理解Voltus的定位，先要看清PI分析在整体流程中的坐标。数字后端流程大致是：综合→布局→时钟树综合→布线→时序签核→物理验证。电源完整性分析横跨其中多个阶段，且不同阶段关注点不同。

在布局（Placement）阶段，标准单元位置确定后就可以做早期电源规划评估，此时电源网格还比较粗糙，主要看宏观压降分布和电源规划是否合理。在时钟树综合与布线（CTS & Routing）阶段，电源网格逐步细化，可以开始做更精确的静态IR分析。在布线完成后的签核阶段，需要做包含动态压降、封装模型、去耦电容在内的完整分析。此外，在芯片级还需要考虑与封装、PCB的协同，这就是系统级PI的范畴。

Voltus正是Cadence针对这一需求提供的核心工具，它覆盖了从早期电源规划到最终签核的完整IR/EM分析能力。与只做单一静态分析的早期工具不同，Voltus支持静态IR Drop、动态IR Drop、有效电阻（Effective Resistance）、电流密度（EM）检查，并能与Voltus-Fi、Sigrity等工具协同完成芯片—封装—PCB的联合分析。

Voltus的核心能力与典型分析场景

Voltus的分析能力可以按“静态—动态—EM—协同”四个维度来理解。静态IR分析基于平均电流和电阻网络，计算每个节点相对于电源焊球的直流压降，适合快速定位电源网格的宏观薄弱区域。动态IR分析则引入时间维度，用瞬态电流波形激励RLC网络，得到电压随时间波动的曲线，能捕捉到时钟翻转、大规模逻辑同时开关引起的瞬时压降。有效电阻分析不依赖具体电流，直接评估从焊球到各节点的等效电阻，是衡量电源网格质量的“本征指标”。EM分析则检查金属线和过孔的电流密度是否超过工艺允许的极限，避免电迁移导致长期可靠性问题。

在实际项目中，这几种分析往往组合使用。例如，先用有效电阻分析快速扫描电源网格，找出R_eff偏高的区域；再对这些区域做静态IR分析，确认压降是否超标；最后对关键模块做动态IR分析，验证最差瞬态压降是否在预算内。如果发现违规，可能需要加宽电源线、增加过孔、调整去耦电容布局或修改电源规划。

学习路径与实战目标

本课程的学习路径按照“概念→数据准备→静态分析→动态分析→EM分析→结果解读与优化”逐步展开。每个阶段都会结合具体的命令、参数和示例数据，帮助读者建立从输入到输出的完整认知。

实战目标可以概括为三点：第一，能够独立完成一个模块级的静态IR分析，正确设置电源网络、电流源和工艺文件，并解读电压降分布图；第二，能够理解动态IR分析中电流波形、去耦电容和封装模型的作用，学会判断瞬态压降是否满足要求；第三，能够识别常见的IR违规模式，并提出合理的修复方向，例如调整电源网格密度、优化去耦电容配置或修改单元布局。

电源完整性分析不是孤立的签核步骤，而是贯穿后端流程的持续优化过程。越早介入，修复成本越低。在布局阶段发现电源网格薄弱，只需要调整电源规划；等到布线完成后再发现，可能就要重新布线甚至修改布局。Voltus提供的早期分析能力，正是为了在流程前端就暴露风险，让设计者在时间和成本可控的阶段解决问题。

接下来的章节将从环境配置和基本命令开始，逐步深入到静态IR、动态IR和EM分析的完整流程。每一节都会围绕一个具体的分析任务展开，确保读者不仅理解原理，更能动手操作、看懂结果、做出判断。