3. 芯片供电架构与电源分配策略

芯片的供电并不是一个“把电源接上去”的动作，而是一条从板级稳压器出发、穿过封装、凸点、片上金属层，最终抵达每一个标准单元内部晶体管的完整物理路径。理解这条路径的层级结构，是判断 PDN 设计约束从何而来的前提。本节沿着电流的实际流向，逐层拆解供电架构，并说明不同供电方案对 PDN 设计提出的具体要求。

一、供电路径的层级结构

以常见的倒装封装数字芯片为例，电流从 PCB 上的 VRM（电压调节模块）输出后，依次经过以下环节：

  • 板级铜箔与过孔：VRM 到封装焊球之间的 PCB 走线，通常由多层电源平面承担，直流电阻在毫欧量级。
  • 封装焊球（BGA Ball）：电流进入封装的入口，单个焊球的等效电感约 0.1～0.3 nH，数量从几十到上千不等。
  • 封装基板电源平面：封装内的铜箔平面，负责把焊球电流横向展开并分配到各凸点区域。
  • C4 凸点（Bump）：连接封装基板与芯片顶层金属的微凸点，直径约 50～100 μm，间距 100～200 μm，是路径中截面最小的环节之一。
  • 片上金属层：从顶层厚金属（如 M9、M10）向下，经电源网格（Power Grid）逐层收窄，最终由 M1 或 M0 的电源轨接入标准单元。
  • 标准单元内部：单元内的扩散区、接触孔与局部互连，把电源送到 PMOS 源极与 NMOS 源极。

这条路径的每一段都同时贡献电阻和电感。直流压降（IR Drop）主要由电阻累积决定，而瞬态噪声（L·di/dt）主要由电感累积决定。PDN 设计的核心任务，就是在给定面积和层数约束下，把这两类损耗控制在电压噪声预算之内。

芯片供电路径层级与 PDN 约束 VRM / 板级电源 R≈mΩ级 L≈nH级 PCB 电源平面 多层铜箔 + 过孔 BGA 焊球阵列 单球 L≈0.1~0.3nH 封装基板平面 横向展开电流 C4 凸点 直径 50~100μm 顶层厚金属 M9/M10 低电阻 电源干线 电源网格 Power Grid M5~M8 纵横交错 中间层金属 M3~M4 局部供电 线宽收窄 M1/M0 电源轨 标准单元行内 VDD/VSS 标准单元晶体管 PMOS/NMOS 源极 电流进入片上 PDN 设计关注点 • 焊球/凸点数量与分布 • 封装平面铜厚与层数 • 片上网格密度与线宽 • 去耦电容位置与容值 • IR Drop 预算分配 • 瞬态噪声 L·di/dt • 电源域划分与隔离 • 电流密度 EM 限制 典型噪声预算示例 板级+封装 IR：≤ 2% VDD 片上 IR：≤ 3% VDD 瞬态噪声：≤ 5% VDD 合计 ≤ 10% VDD

二、不同供电方案及其 PDN 约束

芯片供电方案并非只有一种。根据电压来源和分配方式，常见方案可分为以下几类，它们对 PDN 的要求差异显著。

方案一：单一外部电源 + 片上稳压。整颗芯片由一个外部电压（如 1.8 V）供电，片上 LDO 或 DC-DC 转换为各域所需电压（如 0.9 V 核心、1.2 V IO）。这种方案下，外部 PDN 只需处理一个电压域，但片上稳压器本身需要干净的输入，且 LDO 的压差会带来额外功耗。PDN 设计重点在于：输入电源的噪声抑制、LDO 输出端的去耦、以及稳压器到负载之间的片上金属压降。

方案二：多外部电源直接供电。不同电压域由板级多个 VRM 分别供电，直接通过封装和凸点送入片上。这种方案省去了片上转换损耗，但封装焊球和凸点需要按域分组，PDN 设计必须处理域间隔离、跨域噪声耦合，以及每个域的独立 IR Drop 预算。例如，一个 0.9 V 核心域允许 3% 压降即 27 mV，而 1.8 V IO 域允许 5% 即 90 mV，两者的网格密度和线宽要求完全不同。

方案三：集成稳压器（IVR）与堆叠供电。在封装内或芯片背面集成稳压器，缩短供电路径。这种方案能显著降低封装电感影响，但对封装基板设计、散热和测试提出更高要求。PDN 设计需要与封装协同，考虑 IVR 的开关噪声对敏感模拟域的干扰。

三、从架构到参数的映射关系

供电路径的每一层都对应一组可量化的 PDN 参数。以一颗假设的 16 nm 数字芯片为例，核心电压 0.9 V，总电流 20 A，允许总噪声 90 mV（10%）。若板级与封装合计贡献 2% 即 18 mV，片上 IR 预算 3% 即 27 mV，瞬态噪声预算 5% 即 45 mV。

片上 IR 预算 27 mV、电流 20 A，意味着从凸点到最远标准单元的等效电阻必须小于 27 mV / 20 A = 1.35 mΩ。若顶层厚金属方阻为 0.5 mΩ/□，电源网格从凸点到最远点的等效方块数需控制在约 2.7 个以内。这直接决定了网格的线宽、间距和层数选择。实际设计中，电源网格通常采用 M5～M8 多层交错，线宽从 0.5 μm 到 3 μm 不等，间距根据标准单元行高和布线资源折中。

瞬态噪声 45 mV 的预算则主要靠去耦电容满足。片上 MOS 电容、封装内嵌电容和板级陶瓷电容分别响应不同频段：板级电容响应 kHz～MHz，封装电容响应 MHz～百 MHz，片上电容响应百 MHz～GHz。设计时需要根据电流的频谱特性，在每一级配置足够的电容，使对应频段的阻抗低于目标阻抗 Ztarget = 噪声预算 / 电流阶跃。

关键判断：当仿真显示某频段阻抗超标时，优先检查该频段对应的电容层级是否缺失或位置过远。例如 10 MHz 处阻抗尖峰，通常意味着封装内电容不足或板级电容到芯片的回路电感过大。

四、供电方案对 PDN 设计的约束总结

不同供电方案带来的约束可以归纳为三个维度：

  • 电压域数量：域越多，封装焊球和凸点需要分组越多，电源平面需要分割，跨域噪声隔离要求越高。
  • 电流路径长度：路径越长，电阻和电感累积越大，对去耦电容的依赖越强。IVR 方案缩短路径，但引入开关噪声。
  • 噪声敏感度：模拟域、PLL、SRAM 等对电源噪声敏感，需要独立供电或额外滤波。数字域相对宽容，但瞬态电流大，需要低阻抗路径。

在实际项目中，供电架构的选择往往在芯片规划阶段就已确定，PDN 设计者需要在此基础上进行网格规划、电容配置和仿真验证。理解从封装到标准单元的完整路径，以及每一层的参数影响，是做出合理设计决策的基础。

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