1. 课程导入与PDN设计全景
芯片电源网络（Power Delivery Network，PDN）是连接封装外电源与芯片内部晶体管之间的完整供电路径，包括PCB平面、封装基板、焊球/凸点、片上金属层、去耦电容以及各类过孔与连线。它的核心任务只有一个：在晶体管开关的瞬间，把稳定的电压送到需要电流的地方。听起来简单，但现代高性能芯片在几十皮秒内可能产生数十安培的瞬态电流变化，PDN若设计不当，就会在电源轨上产生电压噪声，导致时序退化、逻辑误判甚至芯片失效。
理解PDN，需要先建立三个基本认识。第一，PDN不是一根理想导线，而是一个具有电阻、电感和电容的阻抗网络。第二，芯片对电源的需求是动态的，电流随时间剧烈变化，因此PDN的响应必须覆盖从直流到数百MHz甚至GHz的宽频段。第三，PDN设计的目标不是消除噪声，而是把噪声控制在芯片能容忍的范围内。
PDN设计的核心目标可以归纳为三条：
- 阻抗目标：在关心的频率范围内，使PDN从芯片看进去的阻抗低于目标阻抗 Ztarget = ΔV / ΔI。例如某电源轨允许纹波为30mV，最大瞬态电流为3A，则目标阻抗约为10mΩ。
- 噪声预算：将总允许纹波分配给直流压降、瞬态噪声、纹波和余量，确保各环节不超支。
- 谐振控制：避免PDN在关键频率上出现高阻抗谐振峰，防止噪声被放大。
从设计流程看，PDN工作贯穿芯片设计全周期。早期需要根据功耗估算确定电源轨数量和电流预算；中期进行片上电源网格规划、封装与PCB的电源平面设计；后期通过仿真验证阻抗、噪声和电流密度是否达标。整个流程可以概括为“规划—建模—仿真—优化—签核”的迭代闭环，而Cadence工具链在其中扮演了从设计到验证的贯通角色。
上图展示了PDN从VRM到芯片内部的完整供电路径，以及对应的阻抗—频率曲线。可以看到，不同频段由不同结构主导：低频段由VRM的反馈环路决定，中频段由PCB去耦电容和平面电感决定，高频段则由封装和片上电容决定。设计的关键在于让整条曲线在目标阻抗线以下，并抑制谐振峰。
在Cadence工具链中，PDN设计通常涉及以下几个环节。早期规划阶段，使用Voltus或Sigrity PowerDC进行直流压降和电流密度分析，确认电源网格是否满足IR Drop要求。例如某芯片电源网格允许最大压降为供电电压的3%，若1.0V供电则允许30mV压降，通过PowerDC可以定位压降超过阈值的区域并指导加宽金属或增加过孔。频域阻抗分析阶段，使用Sigrity PowerSI提取PCB和封装的S参数模型，结合芯片的片上电容模型，在Virtuoso或Voltus中搭建完整PDN阻抗模型，扫描频率范围通常从1kHz到1GHz，观察是否存在超过目标阻抗的频段。时域噪声验证阶段，使用Voltus或Spectre进行瞬态仿真，注入实际工作负载的电流波形，观察电源轨上的电压波动是否在允许范围内。
教学示例：假设某电源轨电压1.2V，允许纹波±36mV（即3%），最大瞬态电流变化为2A。则目标阻抗为36mV / 2A = 18mΩ。若仿真发现100MHz附近阻抗达到25mΩ，则需要在封装或片上增加高频去耦电容，或优化电源平面结构来降低该频段阻抗。
需要特别强调的是，PDN设计不是一次性工作，而是迭代过程。每次修改电源网格、调整去耦电容布局或更换封装结构，都需要重新提取模型并仿真验证。Cadence工具链的优势在于数据贯通：从版图提取、模型生成到仿真分析可以在同一平台内完成，减少格式转换带来的误差和重复工作。