3. Quartus Prime Pro开发环境搭建
Agilex 7 属于 Intel 高端 FPGA 产品线，其开发必须使用 Quartus Prime Pro Edition，而不是 Standard Edition。Pro 版对 Agilex、Stratix 10、Arria 10 等器件提供支持，并集成了新的编译引擎、部分重配置、HPS 与高速接口设计流程。本节围绕“装得上、认得出、许可通、建得起、编得过”五个环节，给出可复现的环境搭建路径。
一、工具安装与版本选择
Quartus Prime Pro 的版本与器件支持强绑定。Agilex 7 的器件支持通常从 Quartus Prime Pro 21.x 起逐步完善，较新的器件（如 A5E、A7M 系列）往往需要 23.x 或 24.x 版本。选择版本时应遵循两条原则：一是所选版本必须包含目标器件的 device support；二是与所用开发板、IP 版本、参考设计保持一致，避免 IP 升级导致接口不兼容。
安装包通常由 Quartus Prime Pro 主程序、器件支持包（Device Support）、ModelSim/Questa Intel FPGA Edition、以及可选的 DSP Builder、HLS Compiler 等组成。安装时建议勾选“Agilex 7 device support”，否则后续编译会提示找不到器件。安装路径避免中文和空格，例如使用 C:\intelFPGA_pro\24.1。安装完成后，可通过命令行验证：
quartus_sh --version
quartus_sh --list_devices | findstr /i "AGILEX"若 --list_devices 能列出 Agilex 7 器件，说明器件支持已就位。否则需重新运行安装器补充 Device Support。
二、许可证配置
Quartus Prime Pro 需要有效的许可证文件（License File）。许可证由 Intel FPGA 授权中心生成，通常包含 FEATURE 行，指定可用的器件系列与到期时间。配置方式有两种：图形界面通过 Tools → License Setup 指定 LM_LICENSE_FILE；命令行则设置环境变量：
set LM_LICENSE_FILE=C:\flexlm\agilex7_license.dat配置后可在 Quartus 的 License Setup 页面查看“Licensed Devices”是否包含 Agilex 7。若显示为 “Not licensed”，编译到布局布线阶段会中断。常见问题包括：许可证中的 MAC 地址与主机网卡不匹配、许可证过期、或同时设置了多个 LM_LICENSE_FILE 导致冲突。排查时优先确认主机 ID 与许可证一致，并只保留一个有效路径。
三、工程创建与器件设定
新建工程可通过 File → New Project Wizard 完成，也可用 Tcl 脚本批量创建。关键设置包括：工程目录、顶层实体名、目标器件型号、以及 EDA 工具设置。器件型号必须与开发板一致，例如 AGFB014R24A2E2V 这类完整型号，包含速度等级与封装信息。若只选系列而不选具体型号，编译时可能因引脚或资源不匹配而失败。
工程创建后，建议先建立清晰的目录结构：rtl/ 存放 Verilog/SystemVerilog 源码，constraints/ 存放 SDC 与 QSF，ip/ 存放 IP 生成文件，output_files/ 存放编译产物。这样便于版本管理与团队协作。
四、编译流程与结果判读
Quartus Prime Pro 的编译流程分为 Analysis & Synthesis、Fitter、Assembler、Timing Analyzer 四个主要阶段。可通过 Processing → Start Compilation 一键执行，也可分阶段运行以便定位问题。编译完成后重点查看三类报告：
- Compilation Report → Fitter → Resource Utilization：确认 ALM、DSP、M20K 等资源占用是否合理。
- Timing Analyzer → Slow 900mV 100C Model：查看建立时间（Setup）与保持时间（Hold）是否满足，关注 Worst-Case Slack 是否为正值。
- Assembler → Programmer：生成
.sof或.pof文件，用于下载配置。
若时序不满足，可先检查 SDC 约束是否完整，再考虑流水线插入或布局约束。若资源超限，则需优化逻辑或更换更大器件。
五、常见问题与排查思路
环境搭建中最常见的三类问题：第一，编译到 Fitter 阶段报 “Device not supported”，通常是 Device Support 未安装或许可证未覆盖该器件；第二，Timing Analyzer 报大量未约束路径，说明 SDC 文件未正确加入工程或时钟定义缺失；第三，Programmer 无法识别下载电缆，需检查 USB-Blaster 驱动与 JTAG 链配置。
建议在工程创建完成后，先执行一次空顶层编译，确认工具链、器件与许可证三者一致，再逐步加入 RTL 与 IP。这样可以把环境问题与设计问题分离，避免在复杂设计中反复排查基础配置。