4. 参考时钟与时钟网络设计

Agilex 高速收发器的性能上限，很大程度上在参考时钟阶段就已经被决定。收发器内部的 CDR（时钟数据恢复）与发送 PLL 都以参考时钟为频率基准，参考时钟的频偏、相位噪声和抖动会直接传递到收发链路的眼图与误码率上。因此本节围绕参考时钟要求、抖动指标、时钟源选择、专用时钟引脚、时钟分配网络以及多通道时钟共享方案展开，目标是让读者能够独立完成一个可落地的时钟方案设计。

参考时钟的基本要求

Agilex 收发器对参考时钟的要求可以从频率、电平、精度和抖动四个维度理解。频率方面，参考时钟必须与目标线速率及收发器内部分频比匹配。例如要实现 25.78125 Gbps（100G Ethernet 的 PAM4 相关速率场景）或 10.3125 Gbps（10G Ethernet），参考时钟通常取 156.25 MHz、161.1328125 MHz 或 312.5 MHz 等标准值，具体取决于所选 PLL 分频比与通道绑定方式。频率偏差一般要求控制在 ±100 ppm 以内，PCIe 等协议甚至要求 ±300 ppm 的收发端补偿能力，但参考源本身仍应尽量靠近标称值。

电平方面，Agilex 的专用参考时钟输入支持差分信号，常见为 LVDS、LVPECL 或 CML 电平，需通过交流耦合电容接入，并在收发器引脚侧提供正确的共模偏置。单端时钟虽然部分器件支持，但在高速场景下不推荐，因为单端走线的噪声抑制能力明显弱于差分。

抖动是参考时钟最关键的指标。工程上通常区分随机抖动（RJ）和确定性抖动（DJ），并用相位抖动（Phase Jitter，常以 12 kHz～20 MHz 积分带宽的 RMS 值表示）来评估。以典型 Agilex 收发器为例，若参考时钟的 RMS 相位抖动超过约 0.3 ps（积分带宽 12 kHz～20 MHz），在 25 Gbps 以上速率时链路裕量会明显恶化。因此选型时应优先关注晶振或时钟芯片的相位抖动指标，而不是只看频率精度。

时钟源选择

常见参考时钟源有三类：晶体振荡器（XO）、压控晶振（VCXO）以及集成抖动衰减器的时钟发生器（如 Si5341、LMK 系列）。XO 成本低、抖动适中，适合对抖动要求不苛刻的短距链路；VCXO 可微调频率，适合需要同步或频偏补偿的场景；带抖动衰减的时钟芯片则能在输入时钟质量较差时输出低抖动时钟，适合多路参考、需要时钟切换或需要同步以太网的系统。

选择时建议按以下顺序判断：先确定协议允许的参考时钟频率与抖动上限，再确认板上是否已有低抖动源可复用，最后才考虑新增时钟芯片。若系统需要多路不同频率参考，优先选用多输出时钟发生器，避免多颗晶振带来的板级噪声与成本。

专用时钟引脚与分配网络

Agilex 器件为收发器提供了专用参考时钟引脚（如 REFCLK 差分对），这些引脚直接连接到收发器 bank 的时钟输入网络，具有更短的内部路径和更优的抖动性能。设计时必须注意：参考时钟应优先使用专用引脚，不要随意分配到普通 IO；差分对的正负极性、交流耦合电容位置、以及引脚附近的去耦和端接都要按器件手册执行。

时钟分配网络方面，Agilex 内部通过专用时钟网络将参考时钟分配到各收发器通道的 PLL。一个 bank 内的多个通道可以共享同一参考时钟，也可以由不同参考时钟驱动不同 PLL。外部 PCB 上，参考时钟走线应作为受控阻抗差分对处理，尽量短、少过孔、远离高速数据线和开关电源，必要时在时钟源与收发器之间加入时钟缓冲器以改善扇出和隔离。

多通道时钟共享方案

当多个收发器通道需要工作时，时钟共享方式直接影响资源占用和链路一致性。常见有两种拓扑：

• 单参考共享：一个参考时钟同时驱动同一 bank 内多个通道的 PLL。这种方式节省时钟源和引脚，通道间频偏一致，适合同速率、同协议的多通道应用，如多路 10G/25G 链路。缺点是所有通道绑定在同一 PLL 上，若某通道需要独立频点则无法满足。
• 多参考独立：不同通道组使用不同参考时钟和不同 PLL，适合混合速率场景，例如部分通道跑 10G、部分跑 25G，或需要独立时钟域隔离。代价是占用更多专用引脚和时钟源，PCB 布线也更复杂。

实际设计中，建议先按速率和协议对通道分组，同组内共享参考，组间独立。若系统对抖动极其敏感，可在时钟源后加一级抖动衰减器，再分配到各 bank。无论哪种方案，都要保证参考时钟在片内分配路径上的偏斜可控，并在布局阶段确认专用引脚到 PLL 的映射关系。