3. Kria载板叠层与阻抗设计

Kria SOM 本身已经把 K26/K24 这类核心器件的 DDR、PS 外设和部分高速收发器封装在模块内部，载板设计者真正要面对的是“从 SOM 连接器到板级外设”这一段通道。这段通道的电气性能，几乎完全由载板的叠层结构和阻抗控制决定。很多载板在功能上能跑通，但一旦把 USB 3.0、千兆以太网、MIPI CSI 或 PCIe 速率拉满，就出现误码、丢包或链路训练失败，根源往往不是器件配置，而是叠层与阻抗没有按高速信号的要求设计。

典型叠层结构：从四层到六层

Kria 载板常见的低成本方案是四层板，典型叠层为：顶层信号—内层地—内层电源—底层信号。这种结构对低速 GPIO、I2C、UART 足够，但顶层和底层信号到最近参考平面的距离较大，通常单端阻抗偏高、回流路径不紧凑。当载板需要走 USB 3.0、千兆以太网或 MIPI 时，更推荐六层板，典型叠层为：顶层信号—地平面—内层信号—电源平面—地平面—底层信号。六层板的关键收益是让每一层高速信号都能紧贴一个完整参考平面，同时把电源平面夹在两个地平面之间，形成低阻抗的电源分配网络。

下面这张图给出 Kria 载板六层叠层的典型截面关系，重点标出信号层与参考平面的配对、介质厚度以及单端/差分阻抗的目标区间。图中数值为教学示例，实际值需由板厂根据介质和铜厚计算确认。

单端与差分阻抗的目标值

Kria 载板上最常见的阻抗目标有三类。第一类是单端 50 Ω，用于普通 CMOS 信号、时钟和部分控制线，容差一般控制在 ±10%。第二类是差分 90 Ω，主要用于 USB 3.0 超高速对和 MIPI D-PHY，因为这两类接口的协议层对差分阻抗有明确要求。第三类是差分 100 Ω，用于 PCIe、千兆以太网 SGMII 以及部分高速串行链路。需要强调的是，90 Ω 和 100 Ω 不能混用：如果把 USB 3.0 的差分对按 100 Ω 走线，眼图会明显收缩，误码率上升；反之把 PCIe 按 90 Ω 走，链路训练裕量也会变差。

阻抗不是靠“经验线宽”拍出来的，而是由叠层参数反算得到。以六层板 L1 层为例，若介质厚度 3.5 mil、铜厚 1 oz、介电常数 4.3，单端 50 Ω 对应的线宽大约在 6 mil 左右；差分 90 Ω 在同样介质条件下，线宽约 5 mil、间距约 7 mil。这些数值会随板厂实际介质和铜厚变化，因此正确做法是：先确定叠层和介质，再让板厂用场求解器给出线宽/间距，最后把结果写进约束管理器。

参考平面完整性：回流路径才是关键

高速信号的回流总是走阻抗最小的路径，在 PCB 上就是紧贴信号线正下方的参考平面。如果信号线下方参考平面被挖空、被分割，或者换层时没有就近回流过孔，回流就会绕远路，形成大的回流环路。这个环路会带来两个后果：一是等效电感增大，信号边沿变缓；二是环路面积增大，辐射和串扰显著上升。

在 Kria 载板上，最容易出问题的地方有三处。第一处是 SOM 连接器下方，如果为了布线方便把地平面切碎，所有经过该区域的高速信号都会受影响。第二处是电源平面分割区，比如 1.8 V 和 3.3 V 的分界线上方走高速线，回流被迫绕行。第三处是过孔换层处，信号从 L1 换到 L3 时，回流需要从 L2 地平面切换到 L5 地平面，必须在过孔附近放置地过孔，否则回流路径被切断。

介质材料选择对信号质量的影响

介质材料主要影响两个参数：介电常数 Dk 和损耗因子 Df。Dk 决定阻抗和传播速度，Df 决定高频损耗。普通 FR-4 的 Dk 约 4.2～4.6，Df 约 0.02；中损耗材料 Df 约 0.008～0.012；低损耗材料 Df 可低至 0.002～0.005。对于 Kria 载板上的 USB 3.0（5 Gbps）和千兆以太网，普通 FR-4 在短距离内通常可用；但如果是 PCIe Gen3（8 Gbps）或更长的走线，Df 带来的插入损耗会明显压缩眼高，此时应选用中损耗或低损耗材料。

材料选择还要考虑玻璃布效应。普通 FR-4 的玻璃布编织不均匀，会导致同一差分对的两根线感受到的 Dk 略有差异，表现为差分 skew。对 5 Gbps 以上的差分对，建议选用扁平玻璃布或开纤布材料，减少 skew。另一个实际问题是 Dk 随频率变化，板厂给出的 Dk 通常是 1 MHz 或 1 GHz 的值，做阻抗计算时应确认所用频点与信号速率匹配。

从叠层到约束：一个可执行的检查顺序

实际做 Kria 载板时，建议按以下顺序推进，避免返工。第一步，根据接口速率确定层数：只有低速外设可用四层，含 USB 3.0 / 千兆 / MIPI 建议六层。第二步，确定叠层截面，明确每一层是信号、地还是电源，并保证每个高速信号层都有相邻完整参考平面。第三步，把单端 50 Ω、差分 90 Ω、差分 100 Ω 的目标交给板厂，由板厂反算线宽和间距。第四步，在约束管理器中设置阻抗规则、差分对规则和等长规则。第五步，布线完成后检查三件事：高速线是否跨分割、换层处是否有回流过孔、差分对是否等长且间距一致。

叠层与阻抗设计不是一次性的计算，而是贯穿原理图、布局、布线和制板确认的连续约束。对 Kria 载板而言，只要把“每个高速层都有完整参考平面、每类接口用对阻抗目标、每次换层都有回流过孔”这三条守住，大部分信号完整性问题在板子回来之前就已经被排除掉了。