2. 高速接口信号完整性基础

Kria SOM 上常见的载板接口包括千兆以太网 RGMII/SGMII、USB 3.0、DisplayPort、MIPI CSI-2、PCIe Gen2/Gen3 以及 DDR4 等。这些接口的速率从几十 Mbps 到数 Gbps 不等，一旦信号沿变陡、速率升高，PCB 走线就不再是"理想导线"，而必须当作传输线来处理。信号完整性（SI）要解决的核心问题，就是让发送端送出的数字波形，在到达接收端时仍然能被正确判决为 0 或 1。

传输线与特性阻抗

当信号上升时间远小于走线往返传播时间时，走线必须用分布参数模型描述：单位长度电感 L 与电容 C 决定其特性阻抗 Z₀ = √(L/C)，同时决定传播速度 v = 1/√(LC)。Kria 载板设计中，单端走线通常控制 50 Ω，差分对控制 90 Ω（USB）或 100 Ω（PCIe、以太网、MIPI）。阻抗由线宽 W、介质厚度 H、铜厚 T 和介电常数 εr 共同决定，例如常见的 FR-4（εr≈4.2～4.5）上，4 mil 线宽、约 6 mil 到参考平面的微带线大致落在 50 Ω 附近——这只是量级示例，实际必须以叠层和场求解器结果为准。

判断一条走线是否需要按传输线处理，可用经验准则：若走线长度大于信号上升时间对应电气长度的 1/6，就应做阻抗控制与端接。以 FR-4 中约 6 in/ns 的传播速度估算，上升时间 200 ps 时，临界长度约为 0.2 in；Kria 载板上绝大多数高速网络都远超此值。

反射与端接

反射的根源是阻抗不连续。当信号沿遇到阻抗突变，一部分能量被反射回来，反射系数 Γ = (Z_L − Z₀)/(Z_L + Z₀)。开路（Z_L→∞）时 Γ=+1，全正反射；短路时 Γ=−1，全负反射。反射波与入射波叠加，会在接收端产生过冲、下冲、振铃和台阶，严重时造成误触发或双沿计数。

抑制反射的常用手段是端接：源端串联端接（R≈Z₀−Z_driver）适合点对点、单负载场景，如 Kria 到外设的时钟线；终端并联端接（R=Z₀ 到地或到 VTT）适合总线型负载；戴维南端接用上下两个电阻分压，兼顾功耗与匹配。Kria 的 PS DDR4 接口内部已集成 ODT（片上端接），载板侧只需保证走线阻抗与拓扑符合要求，不要额外加端接电阻破坏匹配。

串扰

串扰来自相邻走线之间的容性耦合（电场）与感性耦合（磁场）。容性耦合在受害线上产生与攻击线同向的电流，感性耦合产生反向电流，两者在近端与远端表现不同：近端串扰（NEXT）极性相同、持续时间约为 2 倍传播延迟；远端串扰（FEXT）在微带线中因奇偶模速度差而表现为负向脉冲，在带状线中因介质均匀而显著减小。

降低串扰的措施包括：增大线间距（3W 原则，即中心距≥3 倍线宽）、缩短并行长度、在敏感线两侧加地线并打地过孔、避免跨分割。Kria 载板上 MIPI CSI-2 与 USB 3.0 差分对密集布线时，尤其要注意差分对之间保持足够间距，并避免与时钟、电源开关节点长距离并行。

损耗与眼图

高频下导体趋肤效应与介质损耗使信号幅度衰减、边沿变缓，这就是插入损耗，通常用 S21 随频率下降表示。损耗会压缩眼图高度、减小眼宽，使接收端判决裕量下降。眼图是把多个 UI 的波形叠加，直观展示幅度裕量、时间裕量、抖动和噪声。眼高、眼宽、抖动（TJ/RJ/DJ）和误码率（BER）是评估链路的关键指标。

在 Kria 载板设计中，眼图可通过 IBIS-AMI 仿真或实测获得。仿真时需输入走线 S 参数、驱动模型和接收模型，观察在目标速率（如 PCIe Gen3 8 GT/s、USB 3.0 5 Gbps）下的眼图是否满足规范模板。若眼高不足，可考虑缩短走线、换用低损耗板材（如 Megtron 6）、优化过孔残桩或增加均衡（CTLE/DFE）。

Kria 载板中的具体表现

以 Kria K26 载板为例，PS 侧 DDR4 走线若未做等长与阻抗控制，读写训练可能失败或出现间歇性错误；PL 侧 PCIe Gen3 若过孔残桩过长，会在 8 GT/s 下产生明显谐振，眼图闭合。USB 3.0 差分对若间距突变或参考平面被分割，共模噪声上升，导致链路降速到 USB 2.0。MIPI CSI-2 的时钟与数据对若并行过长，FEXT 会直接恶化眼宽。

因此，Kria 载板 SI 设计不是"布通即可"，而是要在叠层规划阶段就确定阻抗目标，在布局阶段控制端接与拓扑，在布线阶段约束间距与参考平面，最后用仿真或实测眼图确认裕量。只有把传输线、反射、串扰、损耗和眼图这几个概念串成一条完整的检查链，才能在 Kria 的高速接口上获得稳定可靠的链路。