2. PCIe基础回顾

PCIe（Peripheral Component Interconnect Express）作为现代高速串行总线标准，其设计哲学与传统的并行总线（如PCI、ISA）截然不同。理解PCIe的分层架构是掌握其复杂行为（尤其是PIPE接口与链路训练状态机）的前提。本章将系统梳理PCIe的协议栈分层、各层核心职责、带宽计算模型以及编码方案对实际速率的影响，为后续深入PIPE接口信号定义和LTSSM状态流转打下坚实的理论基础。

2.1 PCIe分层结构：协议栈的职责划分与协作机制

PCIe采用分层协议架构，自上而下依次为软件层、事务层、数据链路层和物理层。这种分层设计并非PCIe独有，而是借鉴了OSI网络模型的思想，目的是将复杂的通信过程解耦为独立的关注点。每一层只与相邻层交互，通过标准化的接口传递数据包和控制信息，从而使得协议演进（如从Gen1到Gen5）时，可以仅修改物理层或事务层的特定模块，而保持其他层接口不变。

核心原理：事务层是最高协议层，负责处理CPU或外设发出的读写请求，将其封装为TLP（Transaction Layer Packet）。TLP包含头部（Header）、数据负载（Payload）和可选摘要（Digest），头部中携带了事务类型、地址/路由信息、长度、标签（Tag）等关键字段。数据链路层则负责保证TLP在链路两端之间的可靠传输，它通过添加序列号（Sequence Number）和链路CRC（LCRC）来检测传输错误，并利用ACK/NAK协议实现重传。物理层则负责将DLLP和TLP转换为在差分线上传输的比特流，包括并行字节到串行比特的转换、编码（8b/10b或128b/130b）、以及电气信号的发送与接收。

分层	主要输入	主要输出	关键机制	错误处理
事务层	软件层请求（读/写/消息）	TLP	流量控制（信用）、事务排序、虚拟通道	端到端CRC（ECRC）可选
数据链路层	TLP	DLLP + 带序列号的TLP	ACK/NAK重传、LCRC校验、链路流控	重传机制（Retry Buffer）
物理层	DLLP + TLP	串行比特流（差分信号）	编码、串并转换、链路训练（LTSSM）	符号错误检测（8b/10b的RD错误）

2.2 事务层与数据链路层：可靠传输与流量控制

事务层的核心职责之一是流量控制。PCIe采用基于信用的流控机制（Credit-Based Flow Control），而非传统的停-等协议。每个发送端维护一个信用池，接收端在初始化时通告其接收缓冲区大小（以信用单位表示）。发送端只有在确认接收端有足够信用时，才会发送TLP，从而避免缓冲区溢出。

判断方法与操作流程：在PIPE接口调试中，事务层的流控状态通常通过配置寄存器（如Device Status寄存器）或逻辑分析仪抓取TLP头部中的Fmt/Type字段来观察。当发现发送端持续等待信用更新（FC Update）时，应检查数据链路层的DLLP是否正常交换。具体排查步骤：

1. 确认LTSSM已进入L0状态（物理层就绪）。
2. 检查数据链路层的DLLP（特别是InitFC1/InitFC2）是否完成交换。
3. 通过PIPE接口的TxData总线观察是否有TLP被挂起（Stall）。
4. 核对接收端的信用通告值是否与缓冲区实际大小匹配。

数据链路层的ACK/NAK重传机制是保证可靠性的最后一道防线。发送端在发送TLP后，会将其副本保存在重传缓冲区（Retry Buffer）中，直到收到接收端的ACK DLLP确认。如果收到NAK或超时未收到ACK，发送端将重传缓冲区中的所有未确认TLP。这一机制在PIPE接口中体现为数据链路层对TLP的序列号管理和LCRC计算。

2.3 物理层职责与PIPE接口定位

物理层是PCIe协议栈中最底层的实现，也是PIPE接口（PHY Interface for PCI Express）直接交互的对象。PIPE接口定义了MAC（Media Access Control）层与PHY（Physical Layer）之间的标准接口，目的是将物理层的模拟电路（如SerDes、PLL、差分驱动器）与数字逻辑（如LTSSM状态机、编码器）解耦。这样，芯片设计者可以独立选择PHY供应商，只要其符合PIPE规范即可。

物理层内部又细分为物理编码子层（PCS）和物理介质附加子层（PMA）。PCS负责编码/解码、符号对齐、弹性缓冲（用于补偿发送端和接收端的时钟频率偏差）；PMA负责串行化/解串行化、时钟恢复（CDR）和差分信号的驱动与接收。在PIPE接口中，MAC通过一组信号（如TxData、TxDataValid、RxData、RxValid、RxElecIdle、RxStatus等）与PHY通信。

案例拆解：假设某FPGA项目使用第三方PHY芯片（如TI的DS80PCI402）作为PCIe Gen3 x4链路的中继器。在调试过程中发现链路只能训练到Gen1速率，无法升速到Gen3。通过PIPE接口的速率协商信号（Rate）观察，发现MAC发送的速率切换请求（从Gen1到Gen3）后，PHY在2ms内未返回速率变更完成信号（PhyStatus）。进一步检查PHY的配置寄存器，发现其参考时钟输入（100MHz）的频偏超过±300ppm，导致PHY的PLL无法锁定在Gen3所需的8.0GT/s频率。更换高精度晶振后，链路成功训练到Gen3。

2.4 带宽计算与编码方案：8b/10b与128b/130b

PCIe的带宽计算必须区分“原始速率”（Raw Bit Rate）和“有效带宽”（Effective Bandwidth）。原始速率是指差分线上每秒传输的比特数，而有效带宽是扣除编码开销后实际可用于传输数据的速率。

核心原理：Gen1和Gen2采用8b/10b编码，即每8位数据被编码为10位符号（Symbol）。这种编码保证了DC平衡（通过运行不一致性RD控制）和足够的跳变密度，便于时钟恢复，但代价是20%的开销。因此，Gen1的2.5GT/s原始速率对应的有效带宽为2.5 × 8/10 = 2.0 Gbps（每通道）。Gen2的5GT/s对应4.0 Gbps。Gen3及以后采用128b/130b编码，开销仅为1.54%，因此Gen3的8GT/s对应有效带宽为8 × 128/130 ≈ 7.877 Gbps。

PCIe版本	原始速率（GT/s）	编码方案	编码开销	每通道有效带宽（Gbps）	x16链路总带宽（GB/s）
Gen1	2.5	8b/10b	20%	2.0	4.0
Gen2	5.0	8b/10b	20%	4.0	8.0
Gen3	8.0	128b/130b	1.54%	7.877	15.75
Gen4	16.0	128b/130b	1.54%	15.754	31.51
Gen5	32.0	128b/130b	1.54%	31.508	63.02

判断方法：在系统设计时，不能简单地将原始速率乘以通道数来计算吞吐量。必须考虑编码开销、数据链路层DLLP开销（约2-3%）、以及事务层TLP头部开销（对于小包传输尤其显著）。例如，一个Gen3 x4链路，理论有效带宽为7.877 × 4 = 31.5 Gbps，但实际最大可持续带宽通常只有理论值的70-80%，即约22-25 Gbps。

2.5 链路宽度与速率协商机制

链路宽度（Link Width）和速率（Link Rate）是PCIe链路的两大基本属性。链路宽度指同时工作的差分通道对数，常见为x1、x2、x4、x8、x16。速率则指每条通道的传输速率。PCIe设备在复位后，通过LTSSM的Configuration状态进行链路宽度协商，通过Polling状态进行速率协商。

操作流程：链路训练开始时，物理层发送TS1和TS2有序集（Ordered Sets）。TS1中包含发送端的链路宽度能力（如x16）和速率能力（如Gen3）。接收端在收到TS1后，会检测哪些通道收到了有效信号，并据此确定实际链路宽度。速率协商则通过TS1中的速率ID字段实现，发送端先以Gen1速率发送TS1，如果接收端支持更高速率，则会在TS2中回应，随后双方同步提升速率。

速率协商的另一个关键点是“速率降级”机制。如果链路在Gen3速率下出现过多错误（如CRC错误率超过阈值），数据链路层会触发LTSSM进入Recovery状态，并尝试降速到Gen2或Gen1。这种机制保证了链路的可用性，但会显著降低性能。在PIPE接口中，速率降级由MAC控制，通过改变Rate信号并等待PHY的PhyStatus确认来完成。