4、2.5D vs 3D架构：对比硅中介层、有机基板、扇出型封装，明确适用场景
Chiplet异构集成的核心挑战在于如何将多个裸片（Die）高效地互连在同一封装体内。当前量产主流与前沿探索主要围绕三条技术路径展开：2.5D硅中介层（Si Interposer）、有机基板（Organic Substrate）与扇出型封装（Fan-Out）。三者并非简单的代际更替，而是在互连密度、信号完整性、热管理、成本与供应链成熟度之间进行权衡。本章将深入剖析这三种架构的物理本质、工程约束与选型逻辑，帮助设计者在项目启动阶段做出正确的架构决策。
上图展示了三种封装架构的核心差异与决策路径。硅中介层通过高密度硅走线实现芯片间的"平面高速互联"，3D堆叠通过TSV（硅通孔）实现"垂直带宽扩展"，而扇出型封装则通过RDL（再分布层）在封装表面直接布线，省去了中介层和基板。理解这三者的本质区别，是进行Chiplet互连设计的第一步。
4.1 核心原理：三种架构的物理本质与互连极限
2.5D硅中介层的本质是"借用"一块额外的硅片作为布线层。该硅片通常采用65nm或45nm成熟工艺制造，顶层金属层数可达10-15层，最小线宽/间距（L/S）可达0.4µm/0.4µm，微凸块（Microbump）间距可缩小至40µm。芯片通过微凸块倒装在中介层上，中介层再通过C4凸块连接至有机封装基板。这种架构的互连密度极高，单根信号线的寄生电容可控制在0.3pF/mm以内，非常适合HBM（高带宽存储器）与GPU/ASIC之间的超宽并行总线（单通道可达1024bit）。
3D堆叠则通过TSV实现芯片间的垂直互连。TSV直径通常为5-10µm，深度50-100µm，填充铜或钨。芯片堆叠后，上下层芯片间的互连距离缩短至微米级，信号延迟可降低至皮秒量级。但3D堆叠面临严峻的热管理挑战——中间层芯片的热量必须通过TSV和微凸块传导至散热盖，热阻远高于平面结构。目前量产案例主要集中在存储器堆叠（如HBM本身即是3D结构）和逻辑+存储的紧耦合场景。
扇出型封装（如台积电InFO、三星FOPLP）的核心创新在于"去除中介层和基板"。芯片被嵌入环氧塑封料中，通过RDL在封装表面直接布线。RDL的L/S通常为2µm/2µm（InFO-LSI可达0.8µm），互连密度介于有机基板与硅中介层之间。扇出型封装的突出优势是无TSV、无硅中介层，因此成本显著降低，且封装厚度更薄。但其布线层数有限（通常2-4层），不适合需要大量电源/地平面或超长距离高速传输的场景。
| 对比维度 | 2.5D 硅中介层 | 3D 堆叠 | 扇出型封装 |
|---|---|---|---|
| 互连密度（L/S） | 0.4/0.4 µm | TSV间距 10-40 µm | 2/2 µm（InFO-LSI 0.8/0.8） |
| 信号延迟 | 低（平面传输） | 极低（垂直传输） | 中等 |
| 热管理 | 良好（平面散热） | 困难（中间层积热） | 良好（单面散热） |
| 制造成本 | 高（额外硅片+TSV） | 极高（TSV+键合） | 中等（无基板） |
| 供应链成熟度 | 成熟（台积电CoWoS） | 中等（存储/特定场景） | 成熟（InFO已量产） |
| 典型应用 | GPU+HBM、FPGA | HBM、3D NAND、逻辑+SRAM | AP/Modem、射频前端 |
4.2 判断方法：从系统需求到架构选型的四步决策法
在实际项目中，架构选型不能仅凭"性能最高"或"成本最低"来决策，而应遵循系统化的评估流程。以下是经过多个量产项目验证的四步决策法：
- 第一步：量化互连带宽需求。计算Chiplet间需要交换的数据总量。例如，若GPU与HBM之间的数据带宽需求为2TB/s，且采用1024bit总线，则工作频率需达到1GHz以上。此时，有机基板的布线能力（L/S 15/15µm）无法支撑如此高密度的并行总线，必须考虑2.5D或3D。
- 第二步：评估信号完整性约束。对于传输速率超过16Gbps的SerDes信号，硅中介层的低寄生参数（插入损耗<0.5dB/inch@16GHz）是首选。若信号速率在2-8Gbps范围，扇出型封装的RDL也能满足要求。关键指标是单位长度插入损耗和串扰。
- 第三步：分析热密度分布。若Chiplet的功耗密度超过1W/mm²，3D堆叠的中间层芯片将面临严重的散热瓶颈。此时应优先选择2.5D平面架构，或采用3D堆叠但将高功耗芯片置于顶层并配合微流道散热。
- 第四步：核算综合成本（NRE+Unit Cost）。硅中介层的掩模成本约为$2-3M（65nm），而扇出型封装无需额外掩模。对于年出货量超过1000万颗的消费类芯片，扇出型封装的单位成本优势明显；对于年出货量在10万颗以下的高性能计算芯片，2.5D的NRE成本可被性能收益覆盖。
4.3 案例拆解：AI加速卡中的2.5D与扇出型混合封装
某AI加速卡项目需要集成1颗ASIC（裸片面积400mm²）、4颗HBM3（每颗带宽1.2TB/s）以及1颗I/O控制芯片。初始方案采用2.5D硅中介层，但经过成本核算，中介层面积需达到800mm²，导致良率下降至70%以下，单颗封装成本超过$150。
关键分析过程：
- ASIC与HBM之间的数据总线宽度为4096bit，工作频率2.4GHz，总带宽需求4.9TB/s。该互连必须采用硅中介层，因为扇出型封装的RDL无法在2µm间距下实现4096bit并行总线且保持信号完整性。
- I/O控制芯片（PCIe Gen5 x16，速率32Gbps）与ASIC之间的互连带宽需求为128GB/s，且I/O芯片对延迟不敏感。该部分可分离出来，采用扇出型封装（InFO）单独封装，再通过封装基板上的走线与主封装连接。
最终方案：采用"2.5D主封装 + 扇出型I/O封装"的混合架构。主封装使用硅中介层（面积600mm²，良率提升至85%），仅承载ASIC和4颗HBM3；I/O芯片采用InFO封装，通过有机基板上的差分走线与主封装互连。该方案将封装成本降低至$95/颗，同时保持了ASIC与HBM之间的超宽带宽。
结果对比：混合方案的信号完整性测试显示，PCIe Gen5通道的插入损耗为-8.2dB@16GHz（满足-10dB规范），眼图高度为45mV（优于30mV的规范要求）。而纯2.5D方案的成本为$150，纯扇出型方案无法满足HBM带宽需求。混合方案在性能与成本之间取得了最佳平衡。
4.4 常见误区与总结复盘
误区一：认为3D堆叠一定优于2.5D。实际上，3D堆叠的良率挑战和散热瓶颈使其仅适用于特定场景（如存储器堆叠、逻辑+SRAM紧耦合）。对于需要大面积芯片（>300mm²）的Chiplet，2.5D的平面散热优势不可替代。
误区二：忽视有机基板的极限。虽然有机基板的L/S已进步至15/15µm（采用mSAP工艺），但其层间对准精度（±10µm）和热膨胀系数（CTE 12-16ppm/°C）限制了其在高密度互连中的应用。当单颗Chiplet的I/O数超过5000时，有机基板几乎无法完成扇出布线。
误区三：将扇出型封装视为"低端替代"。扇出型封装在射频前端、电源管理IC等领域具有独特优势——无基板意味着更短的互连路径和更低的寄生电感。在5G毫米波模块中，扇出型封装的性能甚至优于2.5D。
总结复盘：架构选型的本质是在互连密度、信号完整性、热管理、成本之间寻找帕累托最优。建议设计团队在项目启动时完成以下动作：
- 建立量化的带宽需求表（总线宽度×频率×通道数），并预留30%的扩展余量。
- 进行初步的热仿真，确定Chiplet的功耗密度分布。
- 与封装厂（台积电、日月光、安靠）进行早期技术对接，获取当前可用的最小L/S、TSV间距、RDL层数等工艺参数。
- 制作"架构-成本-性能"权衡矩阵，将决策过程文档化，便于后续复盘。