3、硅中介层工艺：硅通孔（TSV）、再分布层（RDL）、微凸点与焊球的关键工艺参数
硅中介层（Silicon Interposer）是2.5D/3D Chiplet集成中的核心机械与电气载体。它本质上是一块高阻硅片，通过在其上制作TSV、RDL、微凸点（Micro-bump）和焊球（BGA Solder Ball），实现Chiplet之间的高密度互连以及对外部封装基板的信号与电源分配。理解这四类结构的工艺参数，是进行布线设计、信号完整性仿真和可靠性评估的前提。本章将逐一拆解这些关键工艺参数，并给出设计实战中的判断依据与常见误区。
上图展示了硅中介层中四类关键工艺结构的空间位置关系：Chiplet通过微凸点与中介层顶部的RDL相连，RDL负责水平方向的信号再分布，TSV则实现从顶部到背面的垂直导通，最终通过焊球与有机封装基板连接。这四层结构环环相扣，任何一个环节的工艺参数选择不当，都可能导致整个封装体的电气性能退化或机械可靠性失效。
3.1 硅通孔（TSV）关键工艺参数
核心原理
TSV是穿过硅中介层的垂直导电通道，其作用是将信号或电源从中介层顶面传输到底面。TSV的电气特性主要由其寄生电阻、寄生电感和寄生电容决定。对于高频信号，TSV的寄生电容会导致信号延迟和串扰，而寄生电感则会引起电源噪声。TSV的工艺参数直接决定了这些寄生参数的大小。
关键参数与判断方法
| 参数名称 | 典型范围 | 对设计的影响 | 判断/选择依据 |
|---|---|---|---|
| 直径（CD） | 5~10 μm | 直径越大，电阻越小，但占用面积增大，寄生电容增加 | 根据电流密度和布线密度折中；信号TSV取小值，电源TSV取大值 |
| 深度（Depth） | 50~150 μm（与中介层厚度相关） | 深度越大，电感越大，工艺难度越高 | 由中介层总厚度决定；薄中介层（<100μm）利于高频性能 |
| 深宽比（Aspect Ratio） | 5:1 ~ 10:1 | 深宽比过高，电镀填充困难，容易出现空洞 | 受限于电镀工艺能力；超过10:1需采用底部填充工艺 |
| 绝缘层厚度（SiO₂） | 0.1~0.5 μm | 绝缘层越厚，寄生电容越小，但占用TSV内部空间 | 通过CVD沉积，需保证覆盖均匀性 |
| 阻挡层/种子层 | Ta/TaN + Cu（各0.05~0.1μm） | 防止Cu扩散到硅中，提供电镀基底 | PVD工艺，需保证侧壁覆盖 |
| 填充材料 | Cu（电镀）、W（CVD）、Poly-Si | Cu导电性最好，但热膨胀系数与硅不匹配 | 信号TSV用Cu；热机械可靠性要求高时考虑W |
案例拆解：TSV寄生电容对高速信号的影响
在某Chiplet互连设计中，信号速率达到112Gbps SerDes。初始设计采用直径8μm、深度100μm的TSV，绝缘层厚度0.2μm。仿真发现，单个TSV的寄生电容达到45fF，在112Gbps速率下，该电容与RDL走线电感形成谐振，导致信号眼图闭合度不足。
分析过程：通过三维电磁场仿真提取TSV的S参数，发现其插入损耗在28GHz处出现明显凹陷。进一步拆解发现，TSV的寄生电容是主要瓶颈。优化措施包括：将绝缘层厚度从0.2μm增加到0.4μm（电容降至28fF），同时将TSV直径缩小至6μm（进一步降低电容）。代价是TSV电阻从15mΩ增加到25mΩ，但对于电压模式驱动的SerDes，电阻增加在可接受范围内。最终，优化后的TSV在112Gbps下眼高提升12%，抖动降低8%。
3.2 再分布层（RDL）关键工艺参数
核心原理
RDL位于硅中介层表面，用于将Chiplet的微凸点扇出到TSV位置，或实现Chiplet之间的水平互连。RDL的线宽线距决定了布线密度，而介质层厚度和介电常数则影响信号传输速度和串扰。RDL通常采用铜电镀工艺制作，介质层可以是SiO₂或聚合物（如PI、PBO）。
操作流程：RDL工艺参数选择步骤
- 确定布线密度需求：根据Chiplet的I/O数量、微凸点间距和TSV位置，计算所需的最小线宽/线距。例如，微凸点间距40μm时，RDL线宽/线距通常需要做到0.4μm/0.4μm才能完成扇出。
- 选择介质材料：SiO₂的介电常数（~4.0）低于PI（~3.2），但PI的厚度可以做得更厚（>5μm），适合低损耗传输线。高频信号建议使用PI介质，但需注意其吸湿性。
- 确定金属厚度：根据载流能力和阻抗要求。50Ω单端线的RDL厚度通常为2~3μm，而电源走线可能需要4~5μm以降低IR压降。
- 检查工艺能力：与代工厂确认最小线宽/线距、金属厚度均匀性、介质层覆盖能力等。
实战场景：RDL阻抗控制
在DDR5接口的RDL布线中，需要控制差分阻抗85Ω±10%。采用PI介质（εr=3.2，厚度5μm），铜厚2.5μm，计算得到差分线宽/线距为2.5μm/2.5μm，间距为5μm。实际流片后测试发现，由于PI介质厚度波动（±1μm），阻抗偏差达到±15%。
解决措施：在RDL设计规则中加入阻抗补偿结构——在关键差分对两侧添加虚拟填充（Dummy Fill），并利用介质厚度监控图形（TEG）进行实时反馈。最终通过调整线宽至2.8μm，将阻抗控制在85Ω±8%以内。
3.3 微凸点（Micro-bump）关键工艺参数
核心原理
微凸点是Chiplet与硅中介层之间的电气和机械连接点。与传统的C4焊球相比，微凸点的直径和间距小一个数量级，因此对工艺精度和材料性能要求更高。微凸点的可靠性主要取决于其金属间化合物（IMC）的生长行为以及热循环下的应力分布。
关键参数对比表
| 参数 | 微凸点（Micro-bump） | C4焊球 | 说明 |
|---|---|---|---|
| 间距（Pitch） | 20~55 μm | 100~200 μm | 微凸点间距受限于Chiplet的I/O密度 |
| 凸点直径 | 10~25 μm | 50~100 μm | 直径越小，单位面积I/O数越多 |
| 高度 | 15~40 μm | 50~100 μm | 高度影响热机械可靠性 |
| 凸点下金属层（UBM） | Ti/Cu 或 Ti/Ni/Cu（各0.1~0.5μm） | Ti/Ni/Cu（较厚） | UBM提供粘附、阻挡和润湿层 |
| 焊料成分 | SnAg（无铅）或 Cu Pillar + SnAg帽 | SAC305 | Cu Pillar结构具有更好的抗电迁移能力 |
| 电迁移寿命 | Cu Pillar > 10⁵ 小时 @ 1e5 A/cm² | SAC305 ~ 10⁴ 小时 @ 1e4 A/cm² | Cu Pillar允许更高的电流密度 |
案例拆解：Cu Pillar微凸点的电迁移失效
某AI加速器芯片的电源域需要承受2A的持续电流，分布在12个微凸点上，每个凸点平均电流密度约1.2×10⁵ A/cm²。初始设计采用纯SnAg焊料微凸点，在85°C/85%RH老化测试500小时后，发现部分凸点电阻增加20%以上。
失效分析：通过FIB切片观察，发现SnAg焊料内部出现明显的空洞和晶须生长，这是电迁移导致的典型失效模式。解决方案：改用Cu Pillar结构（Cu柱高度20μm + SnAg帽5μm），将电流密度承受能力提升至3×10⁵ A/cm²。同时，在UBM层增加Ni阻挡层（0.3μm），抑制Cu-Sn IMC的过度生长。改进后，相同测试条件下1000小时无失效。
3.4 焊球（BGA Solder Ball）关键工艺参数
核心原理
焊球位于硅中介层底面，用于将中介层与有机封装基板连接。由于中介层与有机基板的热膨胀系数差异较大（硅约2.6 ppm/°C，有机基板约15~17 ppm/°C），焊球需要承受显著的热机械应力。焊球的尺寸、间距和材料直接影响封装体的翘曲和焊点可靠性。
判断方法：焊球参数选择流程
- 第一步：确定焊球间距——根据中介层尺寸和基板布线能力，通常选择150~400μm。间距过小会导致基板布线困难，过大则增加封装面积。
- 第二步：选择焊球直径——直径通常为间距的50%~60%。例如，间距200μm时，球径选择100~120μm。
- 第三步：评估焊点高度——焊点高度（Stand-off Height）影响热疲劳寿命。高度越高，热应力缓冲能力越强，但会增加封装厚度。
- 第四步：材料选择——SAC305（Sn-3.0Ag-0.5Cu）是主流选择，但高可靠性场景可考虑SAC405或添加微量Ni、Sb的合金。
实战场景：大尺寸中介层的焊球翘曲控制
某2.5D封装采用50mm×50mm硅中介层，厚度200μm，焊球间距250μm，球径130μm。在回流焊后检测发现，封装体整体翘曲达到120μm，远超80μm的规格要求。翘曲导致边缘焊球虚焊率高达3%。
分析过程：通过热-机械仿真发现，翘曲主要来源于硅中介层与有机基板之间的CTE失配。在-40°C到125°C的温度循环中，最大应力集中在四角焊球。优化措施：①将焊球材料从SAC305改为SAC405（Ag含量提高，抗蠕变性能更好）；②在基板设计中增加铜厚度（从18μm增至36μm），降低基板CTE；③调整回流焊温度曲线，降低冷却速率（从3°C/s降至1.5°C/s），减少残余应力。最终，翘曲降至65μm，虚焊率降至0.1%以下。
1. 信号完整性优先：高速信号路径上的TSV和RDL参数应优先满足阻抗和损耗要求；
2. 电源完整性次之：电源TSV和RDL需保证足够的载流能力和低电感路径；
3. 热机械可靠性兜底：所有工艺参数需通过热循环和跌落测试验证；
4. 工艺窗口确认：与代工厂的Design Rule Check（DRC）保持一致，避免设计超出工艺能力。
3.5 常见误区与设计复盘
误区一：盲目追求最小TSV直径
虽然小直径TSV可以降低寄生电容，但也会增加电阻和工艺难度。对于电源TSV，建议直径不小于8μm，以确保足够的电迁移寿命。信号TSV可以缩小至5μm，但需配合低介电常数绝缘层。
误区二：忽略RDL的趋肤效应
在10GHz以上频率，RDL铜走线的趋肤深度约为0.6μm。若RDL厚度仅为1μm，实际有效导电截面远小于物理截面，导致电阻显著增加。高频RDL建议厚度不小于2μm，并采用粗糙度更低的铜箔。
误区三：微凸点间距与Chiplet焊盘间距不匹配
设计时需确保Chiplet的焊盘间距与中介层微凸点间距一致，或通过RDL进行扇出。若Chiplet焊盘间距为40μm，而中介层微凸点间距为50μm，则需在Chiplet上增加RDL层进行间距转换，这会增加成本和工艺复杂度。
误区四：焊球间距过小导致基板布线瓶颈
当焊球间距小于200μm时，有机基板的线宽/线距需要做到15μm/15μm以下，这超出了多数传统基板厂的能力。设计时应提前与基板厂确认最小线宽/线距，必要时采用HDI（高密度互连）基板或增加基板层数。